04章組合電路復(fù)習(xí)題20

1、*4 組合邏輯電路 193* 多選題3A1311-188051. 用門(mén)電路進(jìn)行組合邏輯電路設(shè)計(jì)可能進(jìn)行的步驟有 ( ) 。A 列真值表和寫(xiě)出邏輯函數(shù)式B 邏輯函數(shù)化簡(jiǎn)與轉(zhuǎn)換C 畫(huà)出狀態(tài)轉(zhuǎn)換圖D 畫(huà)出邏輯圖1. ABD2. 用中規(guī)模集成電路進(jìn)行組合邏輯電路設(shè)計(jì)主要有 ( ) 。A 電路功能全選用B 電路功能部分選用C 電路功能擴(kuò)展使用D 電路功能改動(dòng)使用2. ABCD3. 組合邏輯電路在電路結(jié)構(gòu)上的特點(diǎn)是 ( ) 。A 只含有門(mén)電路B 不含反饋電路C 可以有觸發(fā)器D 不含存儲(chǔ)單元3. ABD4. 下列電路中，屬于組合邏輯電路的有 ( ) 。A 觸發(fā)器 B 編碼器C 數(shù)據(jù)選擇器 D 寄存器4. B

2、C5. 下列電路中，不屬于組合邏輯電路的有 ( ) 。A 全加器 B 計(jì)數(shù)器C 數(shù)據(jù)選擇器 D 寄存器5. BD6. 對(duì)用門(mén)電路組成的組合電路進(jìn)行分析可能進(jìn)行的步驟有 ( ) 。A 從輸入出發(fā)逐級(jí)寫(xiě)出各門(mén)電路的輸出表達(dá)式直至寫(xiě)出邏輯函數(shù)的 表達(dá)式B 對(duì)各輸出函數(shù)表達(dá)式進(jìn)行化簡(jiǎn)與轉(zhuǎn)換C 列出各邏輯函數(shù)的真值表D 從真值表分析出相應(yīng)的邏輯功能6. ABCD7. 要設(shè)計(jì)一個(gè)兩位二進(jìn)制數(shù)值比較器可能的方案有 ( ) 。A 用門(mén)電路來(lái)實(shí)現(xiàn)B 改用模擬電路C 用四位二進(jìn)制數(shù)值比較器改接D 用其它中規(guī)模集成電路如譯碼器改接7. ACD8. 對(duì)一個(gè) 3 線 -8 線譯碼器正確的敘述是 ( ) 。A 它有 3個(gè)

3、主要輸入端B 它有 8個(gè)主要輸入端C 它是二進(jìn)制譯碼器D 同一時(shí)間只有一個(gè)輸出端是有效的8. ACD9. 對(duì)一個(gè)全加器正確的敘述是 ( ) 。A 三個(gè)輸入端任意交換不影響電路的功能B 不作任何改動(dòng)就可當(dāng)作全減器使用C 對(duì)低位進(jìn)位端接 0就變成了半加器D 兩個(gè)輸出端可以交換9. AC10. 組合邏輯電路的特點(diǎn)有 ( ) 。A 具有“記憶”功能B 任何時(shí)刻的輸出，僅與當(dāng)時(shí)的輸入狀態(tài)組合有關(guān)，與電路過(guò)去的 狀態(tài)無(wú)關(guān)C 任何時(shí)刻的輸出，與當(dāng)時(shí)的輸入狀態(tài)組合及電路過(guò)去的狀態(tài)有關(guān)D 不具有“記憶”功能10. BD11. 消除競(jìng)爭(zhēng) - 冒險(xiǎn)現(xiàn)象的方法有 : ( ) 等方法。A 接入濾波電容B 引入封鎖脈沖C

4、 引入選通脈沖D 修改邏輯設(shè)計(jì)11. ABCD單選題 102 3A2383-188161. 在二進(jìn)制譯碼器中，若輸入有 4 位代碼，則輸出有 ( ) 信號(hào) A 2個(gè) B 4個(gè)C 8個(gè) D 16個(gè)1. D2. 用高電平為輸出有效的譯碼器實(shí)現(xiàn)組合邏輯電路時(shí)，還需要 ( ) A 與非門(mén) B 或非門(mén)C 與門(mén) D 或門(mén)2. D3. 用低電平為輸出有效的譯碼器實(shí)現(xiàn)組合邏輯電路時(shí)，還需要 ( )A與非門(mén)B 或非門(mén)C與門(mén)D或門(mén)3. A4. 在下列電路中，只有( ) 屬于組合邏輯電路A觸發(fā)器B計(jì)數(shù)器C數(shù)據(jù)選擇器D 寄存器4. C5. 在組合邏輯電路的常用設(shè)計(jì)方法中，可以用 ( ) 來(lái)表示邏輯抽象的結(jié) 果。A 真

5、值表 B 狀態(tài)表C 狀態(tài)圖 D 特性方程5. A6. 組合邏輯電路的競(jìng)爭(zhēng)冒險(xiǎn)是由于 ( ) 引起的。A 電路不是最簡(jiǎn) B 電路有多個(gè)輸出C 電路中存在延遲 D 電路使用不同的門(mén)電路6. C7. 能實(shí)現(xiàn)從多個(gè)輸入端中選出一路作為輸出的電路稱為 ( ) 。A 觸發(fā)器 B 計(jì)數(shù)器C 數(shù)據(jù)選擇器 D 譯碼器7. C8. 能完成兩個(gè) 1 位二進(jìn)制數(shù)相加并考慮到低位來(lái)的進(jìn)位的器件稱為 ( ) A 編碼器 B 譯碼器 C 全加器 D 半加器8. C9. 只考慮本位數(shù)而不考慮低位來(lái)的進(jìn)位的加法稱為 ( ) 。A 全加 B 半加C 全減 D 半減9. B10. 用來(lái)判斷電路全部輸入中“ 1”的個(gè)數(shù)奇偶性的電路稱

6、為 ( ) 。A 觸發(fā)器 B 計(jì)數(shù)器C 數(shù)據(jù)選擇器 D 奇偶校驗(yàn)器10. D11. 用代碼代表特定信號(hào)或者將代碼賦予特定含義的過(guò)程稱為 ( ) 。 A 譯碼 B 編碼C 數(shù)據(jù)選擇 D 奇偶校驗(yàn)11. B12. 把代碼的特定含義翻譯出來(lái)的過(guò)程稱為 ( ) 。A 譯碼 B 編碼C 數(shù)據(jù)選擇 D 奇偶校驗(yàn)12. A13. 如需要判斷兩個(gè)二進(jìn)制數(shù)的大小或相等，可以使用 ( ) 電路 A 譯碼器 B 編碼器C 數(shù)據(jù)選擇器 D 數(shù)據(jù)比較器13. D14. 半導(dǎo)體數(shù)碼管的每個(gè)顯示線段都是由 ( ) 構(gòu)成的 A 燈絲 B 發(fā)光二極管C 發(fā)光三極管 D 熔絲14. B15. 在各種顯示器件中， ( ) 的功耗是

7、最小的。A 熒光數(shù)碼管B 半導(dǎo)體數(shù)碼管C 液晶顯示器D 輝光數(shù)碼管15. C16. 下列電路中屬于組合邏輯電路的有 ( ) 。A .全加器B . JK觸發(fā)器C .寄存器D .計(jì)數(shù)器16. A17. 下列電路中屬于組合邏輯電路的有 ( ) 。A JK 觸發(fā)器 B 譯碼器 C 寄存器 D 計(jì)數(shù)器17. B18. 從結(jié)構(gòu)看， 組合邏輯電路由門(mén)電路構(gòu)成， 不含 ( ) ，也不含反饋電路， 信號(hào)從輸入開(kāi)始單向傳輸?shù)捷敵?。A 記憶電路B 脈沖電路C 電容D 電感18. A19. 從結(jié)構(gòu)看， 組合邏輯電路由門(mén)電路構(gòu)成， 不含記憶電路， 也不含 ( ) ， 信號(hào)從輸入開(kāi)始單向傳輸?shù)捷敵?。A 脈沖電路B 反饋電

8、路C 觸發(fā)器D 三態(tài)門(mén)19. B20. 組合邏輯電路是指任何時(shí)刻電路的輸出由當(dāng)時(shí)的 ( ) 決定。 A 輸出B 輸入和輸出共同C 輸入D 狀態(tài)20. C21. 用文字、符號(hào)或者數(shù)碼表示特定對(duì)象的過(guò)程，叫做 ( ) 。A 譯碼B 輸入C 輸出D 編碼21. D22. 將十進(jìn)制數(shù)的十個(gè)數(shù)字編成二進(jìn)制代碼的過(guò)程叫 ( ) 。A 二進(jìn)制編碼B 奇偶校驗(yàn)編碼C 莫爾斯編碼D .二一十進(jìn)制編碼(或BCD編碼)22. D23. 在幾個(gè)信號(hào)同時(shí)輸入時(shí)，只對(duì)優(yōu)先級(jí)別最高的進(jìn)行編碼叫 ( ) 。A .優(yōu)先編碼B . ASCII 編碼C .貝爾編碼D .莫爾斯編碼23. A24. 把代碼的特定含義翻譯出來(lái)的過(guò)程叫

9、( ) 。A .編碼B .全譯碼C .譯碼D .莫爾斯譯碼24. C25. 把代碼的特定含義翻譯出來(lái)的過(guò)程叫譯碼； n 位二進(jìn)制譯碼器工作時(shí) 只有 ( ) 個(gè)輸出有效。A . n-1B . 2的n次方C nD 125. D26. 兩個(gè) 1 位二進(jìn)制數(shù)相加叫做 ( ) 。A 半加B 全加C 超前進(jìn)位相加D 逐位相加26. A27. 兩個(gè)同位的加數(shù)以及來(lái)自低位的進(jìn)位三者相加叫做 ( ) 。A 半加B 全加C 逐位相加D 超前進(jìn)位相加27. B28. 從若干輸入數(shù)據(jù)中選擇一路作為輸出的電路叫 ( ) 。A 數(shù)據(jù)分配器B 編碼器C 數(shù)據(jù)選擇器D 譯碼器28. C29. 當(dāng)輸入信號(hào)改變狀態(tài)時(shí)，輸出端可能

10、出現(xiàn)過(guò)渡干擾脈沖的現(xiàn)象叫 ( ) 。A 錯(cuò)碼B 校驗(yàn)錯(cuò)C 競(jìng)爭(zhēng)D 競(jìng)爭(zhēng)冒險(xiǎn)29. D30. 當(dāng)有兩個(gè)輸入信號(hào)同時(shí)改變狀態(tài)的現(xiàn)象叫 ( ) 。A 錯(cuò)碼B 校驗(yàn)錯(cuò)C 競(jìng)爭(zhēng)D 競(jìng)爭(zhēng)冒險(xiǎn)30. C31. 異或邏輯門(mén)完成的運(yùn)算也稱為 ( ) 。A 模 2加B 與或C 與非D 或非31. A32. 將 5 個(gè)“ 1”異或起來(lái)得到的結(jié)果為 ( ) 。A 不定B 1C .0D 1111132. B33. 將 4個(gè) 1異或的結(jié)果是 ( ) 。A 不定B 1C 0D 111133. C34. 如果A和B異或的結(jié)果是C,則A和C異或的結(jié)果為()。A AB BC CD 134. B35. 如果A和B異或的結(jié)果是 C,

11、貝V B和C異或的結(jié)果為()。A AB BC CD 135. A36. 一個(gè)二進(jìn)制編碼器若需要對(duì) 12 個(gè)輸入信號(hào)進(jìn)行編碼,則要采用 ( ) 位二進(jìn)制代碼。A 5B 12C 3D 436. D37. 5 變量輸入譯碼器,其譯碼輸出信號(hào)最多可有 ( ) 個(gè)。A 32B 5C 31D 1037. A38. 輸出高電平有效的 4線一16線譯碼器的輸入，ABCD=1010時(shí)，輸出Y15Y0=()。A 0000000000100000B 0000010000000000C 0000000000001010D 101000000000000038. B39. 全加器與半器的區(qū)別是 ( ) 。A 全加器、半

12、加器都要考慮低位來(lái)的進(jìn)位B 半加器要考慮低位來(lái)的進(jìn)位，全加器則不需要考慮C 全加器、半加器都不用考慮低位來(lái)的進(jìn)位D 全加器要考慮低位來(lái)的進(jìn)位，半加器則不需要考慮39. D40. 對(duì)于高電平是輸出有效電平的譯碼器，每個(gè)輸出都是對(duì)應(yīng)輸入 ( )。A 最小項(xiàng)的非B 最大項(xiàng)C 最小項(xiàng)D 最大項(xiàng)的非40. C41. 用高電平是輸出有效電平的譯碼器實(shí)現(xiàn)組合邏輯電路時(shí)，還需要增加 ( ) 。A 與門(mén)B 或非門(mén)C 與非門(mén)D 或門(mén)41. D42. 對(duì)于低電平是輸出有效電平的譯碼器，每個(gè)輸出都是 ( ) 。A 對(duì)應(yīng)的最小項(xiàng)B 對(duì)應(yīng)的最大項(xiàng)C 對(duì)應(yīng)最小項(xiàng)的非D 對(duì)應(yīng)最大項(xiàng)的非42. C43. 用低電平是輸出有效電平

13、的譯碼器實(shí)現(xiàn)組合邏輯電路時(shí)，還需要增加 ( ) 。A 非門(mén)B 與門(mén)C 或非門(mén)D 與非門(mén)43. D44. 當(dāng)輸入變量中“ 1”的個(gè)數(shù)為奇數(shù)時(shí)，奇校驗(yàn)器的輸出為( ) 。A 1B .0C 10D 不定44. A45. 當(dāng)輸入變量中“ 1”的個(gè)數(shù)為偶數(shù)時(shí)，奇校驗(yàn)器的輸出為( ) 。A 1B 0C 不定D 0145. B46. 能將二進(jìn)制代碼轉(zhuǎn)變成原來(lái)的含義 的電路稱為 ( ) 。A 譯碼器B 編碼器C 數(shù)據(jù)選擇器D 數(shù)據(jù)分配器46. A47. 優(yōu)先編碼器同時(shí)有兩個(gè)輸入信號(hào)時(shí)，是對(duì) ( ) 的輸入信號(hào)編碼。A 高電平 B 低電平 C 優(yōu)先級(jí)別高 D 隨機(jī)選 中47. C48. 2 4 線譯碼器有 (

14、) 。A 2條輸入線， 4條輸出線B 4條輸入線， 2條輸出線C 4條輸入線， 8條輸出線D 8條輸入線， 2條輸出線48. A49. 以下有關(guān)組合邏輯電路的特點(diǎn)，錯(cuò)誤的是 ( ) 。A 電路中沒(méi)有記憶單元B 結(jié)構(gòu)上只能由門(mén)電路組成C 即存在輸入到輸出的通路又有從輸出到輸入的反饋回路D 在任何時(shí)刻的輸出狀態(tài)只取決于這一時(shí)刻的輸入狀態(tài)，而與電路 的原來(lái)狀態(tài)無(wú)關(guān)49. C50. 為了提高運(yùn)行速度，通常采用 ( ) 。B.并行進(jìn)位加法器D.超前進(jìn)位加法器0C.功耗極小D.工作電A 串行進(jìn)位加法器C 串行并行進(jìn)位加法器50. D51. 以下哪一些不是液晶顯示器的特點(diǎn) ( )A .響應(yīng)速度快 B.顯示不

15、夠清晰 壓低51. A52. 能將輸入信號(hào)轉(zhuǎn)變成二進(jìn)制代碼的電路稱為 ( ) 。A .數(shù)據(jù)選擇器 B.譯碼器C.編碼器D.數(shù)據(jù)分配器52. C53. 普通編碼器同時(shí)有兩個(gè)輸入信號(hào)時(shí)，將 ( ) 。A .對(duì)高電平信號(hào)編碼B.對(duì)低電平信號(hào)編碼C.隨機(jī)選取一個(gè)信號(hào)編碼D.出現(xiàn)編碼錯(cuò)誤53. D54. 2-4 線譯碼器有 ( ) 。B . 4 條輸入線 ,2 條輸出線D . 8 條輸入線 ,2 條輸出線B.工作電流大D.工作可靠性差A(yù) . 2條輸入線 ,4 條輸出線C . 4 條輸入線 ,8 條輸出線54. A55. 半導(dǎo)體數(shù)碼顯示器的特點(diǎn)是 ( ) A .工作電壓較高C .亮度低60. D61. 在

16、組合邏輯電路上，設(shè)置附加的控制，不可以 ( ) 。A .控制電路的工作狀態(tài)B .作為輸入信號(hào)的選通信號(hào)C .作為輸出信號(hào)的選通信號(hào)D.實(shí)現(xiàn)器件的擴(kuò)展61. B62. 對(duì)于一個(gè) 16 選 1 的數(shù)據(jù)選擇器,應(yīng)有( )個(gè)地址輸入端。A . 1B. 4C.8D. 1662. B63. 74LS151 屬于 ( ) 數(shù)據(jù)選擇器。A . 2選1B. 4 選 1C.8 選 1D. 16 選 155. B56. 發(fā)光二極管可以簡(jiǎn)稱為 ( ) 。A LCD B LED C56. B57. 消除競(jìng)爭(zhēng)冒險(xiǎn)的方法，不正確的是A .選通法B.增加冗余項(xiàng)法波法57. C58. 競(jìng)爭(zhēng)冒險(xiǎn)的判斷方法是 ( ) 。A .幾何

17、法B.時(shí)序法諾圖法58. D59. 74LS152 屬于的是 ( ) 。A . 16選1數(shù)據(jù)選擇器B .C .雙4選1數(shù)據(jù)選擇器 D59. D60. 產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象的原因是由于A .管子過(guò)熱C .溫度. ELD D . CLD( ) 。C.加電阻法D.濾C.函數(shù)法D.卡單 4選1數(shù)據(jù)選擇器8 選 1 數(shù)據(jù)選擇器( ) 。B.外界干擾D.信號(hào)在傳輸過(guò)程中的延遲63. C64. 以下有關(guān)組合邏輯電路的特點(diǎn)，敘述不正確的是 ( ) 。A .有從輸入到輸出的通路B.有從輸出到輸入的反饋回路C .電路中沒(méi)有記憶單元D.在結(jié)構(gòu)上只能由門(mén)電路組成64. B65. 當(dāng)變量A, B, C取值為000和111時(shí)

18、，輸出Y為1,其他均為0.因此 它是一種能夠判斷 ( ) 。A.輸入信號(hào)是否一致B.輸出信號(hào)是否一致C.輸入信號(hào)是否為0D.輸出信號(hào)是否為065. A第 13 頁(yè)66.用兩片74LS85級(jí)聯(lián)可組成()位的數(shù)值比較器。A 4B8C1666. B67. 編碼器的輸出為 ( )。A .二進(jìn)制代碼 B.十進(jìn)制代碼C. ASCII碼進(jìn)制代碼67. A68. 將09十個(gè)十進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制代碼的電路，叫()C 10線4線73. 數(shù)據(jù)選擇器，又稱為 ( )A.幵關(guān)選擇器B.多路選擇幵關(guān)字過(guò)濾器73. B74. 組合電路的分析是指 ( ) 。A 已知邏輯圖，求解邏輯表達(dá)式的過(guò)程 邏輯功能的過(guò)程C 已知邏輯圖，

19、求解邏輯功能的過(guò)程 表達(dá)式的過(guò)程74. C75. 組合邏輯電路的設(shè)計(jì)是指 ( ) 。A已知邏輯要求，求解邏輯表達(dá)式并畫(huà)邏輯圖的過(guò)程CB 已知邏輯要求，列真值表的過(guò)程 功能的過(guò)程已知邏輯要求，求解邏輯A . 4線2線 B. 2線4線10線68. C69. 將4位BCD碼的十組代碼翻譯成 為 ( ) 譯碼器。A 2 線 4 線 B 4 線 2 線 10 線69. D70. 對(duì)一個(gè) 8選 1的數(shù)據(jù)選擇器，應(yīng)有A 1B2C70. C71. CT74LS138 是( )。A 數(shù)據(jù)選擇器B.數(shù)據(jù)分配器碼器71. D72. CT74LS247 是( )。A 編碼器B.譯碼器段顯示譯碼器72. DD32D 任

20、意 編碼器。D 4線09十個(gè)對(duì)應(yīng)的輸出信號(hào)的電路 , 稱C. 10線4線D . 4線( ) 個(gè)地址輸入端。3 D8C.編碼器D.譯C.液晶顯示器D.七C.雙路選擇幵關(guān)D.數(shù)B.已知真值表，求解D.已知真值表，求解邏輯D 已知邏輯要求，求解邏輯表達(dá)式75. A76. 二進(jìn)制編碼器是指 ( ) 。A 能夠?qū)⑷舾蓚€(gè)輸入信號(hào)轉(zhuǎn)換成其他的輸出信號(hào)B 能夠?qū)⒛硞€(gè)控制信息轉(zhuǎn)換成給定的二進(jìn)制數(shù)C 能夠?qū)⒛硞€(gè)控制信息轉(zhuǎn)換成給定的十進(jìn)制數(shù)D .能夠?qū)?的N次方個(gè)輸入信號(hào)變成 N位二進(jìn)制代碼76. D77. 二- 十進(jìn)制編碼器是指 ( ) 。A .將二進(jìn)制代碼轉(zhuǎn)換成09個(gè)數(shù)字 B.將09個(gè)數(shù)字轉(zhuǎn)換成二 進(jìn)制代碼的電

21、路C .二進(jìn)制和十進(jìn)制電路D.十進(jìn)制電路77. B78. 二進(jìn)制譯碼器是指 ( ) 。A .將二進(jìn)制代碼轉(zhuǎn)換成2的N次方個(gè)控制信息中特定的一個(gè)B 將某個(gè)特定的控制信息轉(zhuǎn)換成二進(jìn)制數(shù)C 將二進(jìn)制代碼轉(zhuǎn)換成 0 9 個(gè)數(shù)字D 具有以上三種功能78. A79. 半加器是指 ( ) 。B.兩個(gè)二進(jìn)制數(shù)相加D.兩個(gè)同位的二進(jìn)制數(shù)和來(lái)自低B.兩個(gè)同位的十進(jìn)制數(shù)相加D.兩個(gè)同位的二進(jìn)制數(shù)和來(lái)自低A 兩個(gè)同位的二進(jìn)制數(shù)相加 C .兩個(gè)同位的十進(jìn)制數(shù)相加 位的進(jìn)位三者相加79. A80. 全加器是指 ( ) 。A 兩個(gè)同位的二進(jìn)制數(shù)相加C .不帶進(jìn)位兩個(gè)同位的二進(jìn)制數(shù)相加 位的進(jìn)位三者相加80. D81. 組合

22、電路的競(jìng)爭(zhēng)冒險(xiǎn)是指 ( ) 。A 輸入信號(hào)有干擾時(shí)，在輸出端產(chǎn)生了干擾脈沖B 輸入信號(hào)改變狀態(tài)時(shí)，輸出端可能產(chǎn)生的虛假信號(hào)C 輸入信號(hào)不變時(shí)，輸出端可能產(chǎn)生的虛假信號(hào)D 輸入信號(hào)有干擾時(shí)，在輸入端產(chǎn)生了干擾脈沖81. B82. 下列( ) 方法可以消除組合電路的競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象。A .輸入狀態(tài)不變B.加精密的電源C.加電感D.接濾波電容82. D83. 常用的中規(guī)模集成電路構(gòu)成的組合邏輯部件沒(méi)有 ( ) 。A .加法器B.譯碼器C.數(shù)據(jù)發(fā)生器 D.數(shù)據(jù)比較器83. C 3B2319-188991.用二進(jìn)制代碼表示有關(guān)對(duì)象的過(guò)程叫二進(jìn)制編碼；n位二進(jìn)制編碼器有（）個(gè)輸入，有n個(gè)輸出。A . n 1

23、B . 2nC . n D . 2n18942. B2.n位編碼器有2n個(gè)輸入，有n個(gè)輸出；這樣的編碼過(guò)程叫（）。A .二進(jìn)制編碼B.二 十進(jìn)制編碼C . BCD編碼D.奇偶校驗(yàn)編碼18943. A3.用二進(jìn)制代碼表示有關(guān)對(duì)象的過(guò)程叫二進(jìn)制編碼；n位二進(jìn)制編碼器有 2個(gè)輸入，有（）個(gè)輸出。A . 2n B . 2n C . n D . n 118944.C4.把代碼的特定含義翻譯出來(lái)的過(guò)程叫譯碼；n位二進(jìn)制譯碼器最多可有（）個(gè)輸出。A . 2n B . 2n C . n 1 D . n+118945. B5.8421BCD碼為0110時(shí)，其輸輸出低電平有效的二一十進(jìn)制譯碼器的輸入 出匸9

24、9;0為（）。01100000000000000110A . 0001000000C . 111011111118946. C6.下面邏輯電路的邏輯功能是第13表決不通過(guò)，少數(shù)為1時(shí)值為 奇校驗(yàn)，三個(gè)變量中有奇數(shù)個(gè) 表決，多數(shù)為1時(shí)值為1 偶校驗(yàn)，三個(gè)變量中有偶數(shù)個(gè)B時(shí)值為時(shí)值為1A 吵 YABCD189477.下面邏輯電路所示的邏輯函數(shù)為Y=（）A . A-CB .A”C 疋D. A+B+C 18948. A 8.題圖所示邏輯電路對(duì)應(yīng)的功能是()。A .偶校驗(yàn)器B .表決電路C .全加器，丫1是本位和，丫2是本位進(jìn)位D .大小比較器18949. CF面邏輯電路所示的邏輯函數(shù)為Y1、Y2分另U

25、為()9.A . I ( , AB+BC+ACB . ABC陽(yáng)四CC . A+B+C AB+BC+ACD .屜醃C AB+BC+AC 18950. D 10.Y圖示邏輯電路的功能是()。A .二位同比較器,當(dāng)A1A0二B1B(時(shí)Y為1B .二位大于比較器，當(dāng)A1A0>B1 B0時(shí)Y為1C .二位不同比較器，當(dāng)A1AO B1B0時(shí)Y為1D .二位小于比較器，當(dāng)A1A0vB1 B0時(shí)Y為118951.A 11.下面邏輯電路所示的邏輯函數(shù)為Y=()A . AB + A0B0B . (A .B)(A ,B)C . (A+B) ( A+B)D . (A1&B)+( A&B0)A1-

26、B1=-18952. B 12.下面邏輯電路所示的邏輯函數(shù)功能是()。A .二位同比較器，當(dāng)A1A0二B1B0時(shí)Y為1B .二位大于比較器,當(dāng)A1A0>B1BC時(shí)Y為1Ao =Bq_C .二位不同比較器，當(dāng)A1AO B1B0時(shí)Y為1D .二位小于比較器，當(dāng)A1A0VB1BC時(shí)Y為1 18953. C 13.丫=()。Ao A1-BL下面邏輯電路所示的邏輯函數(shù)為A . (A+B) ( A+B)Bo第17頁(yè)=1B . (AwBi)+( AwBo)C . AB1+AB0D . A田Bi田ABo18954. B 14.A B C D右圖所示邏輯電路對(duì)應(yīng)的邏輯函數(shù)為Y=（） BA BAA B 18

27、955. C 15.右圖所示邏輯電路的邏輯功能是（）。A .當(dāng)A與B相同時(shí)Y為1B .一位小于比較器，當(dāng) A小于B時(shí)Y為1C .當(dāng)A與B不同時(shí)Y為1D .一位大于比較器，當(dāng) A大于B時(shí)Y為118956. D 16.A B C D題圖所示邏輯電路對(duì)應(yīng)的邏輯函數(shù)為Y=（） BAA BA B 18957. A 17.下面邏輯電路對(duì)應(yīng)的邏輯函數(shù)的功能是（）A .當(dāng)A大于B時(shí)Y為1B .當(dāng)A小于B時(shí)Y為1C .當(dāng)A與B不同時(shí)Y為1D .當(dāng)A與B相同時(shí)Y為118958. B 18.為了使74LS138 3-8譯碼器” 16端輸出為低電平，輸入端 AAA應(yīng)置（）A . 011 B . 110 C . 111

28、 D . 000 18959. B19.試確定圖示電路的輸出邏輯狀態(tài)。H和Z的輸出分別為（）A . 1 和 1B . 0 和 1C . 1 和 0D 0和 0 18960. C判斷題 45 3A3339-189181. 編碼器是將有特定意義的輸入數(shù)字信號(hào)，編成若干位二進(jìn)制代碼的組 合邏輯電路。1. A2. 編碼器是將十進(jìn)制數(shù)轉(zhuǎn)換成二進(jìn)制代碼的組合邏輯電路。2. B3. 全加器是同時(shí)考慮低位的進(jìn)位的一位加法器。3. A4. 全加器是能進(jìn)行多位二進(jìn)制運(yùn)算的加法器。4. B5. 組合邏輯電路是其輸出只和當(dāng)時(shí)的輸入有關(guān)而和電路過(guò)去的狀態(tài)無(wú)關(guān) 的數(shù)字電路。5. A6. 組合邏輯電路的特點(diǎn)是不含存儲(chǔ)元件和

29、反饋控制電路。6. A7. 組合邏輯電路是能處理數(shù)字信號(hào)的電子電路。7. B8. 數(shù)據(jù)選擇器是從多個(gè)輸入中選擇一路作為輸出的控制電路，也稱多路 開(kāi)關(guān)。8. A9. 數(shù)據(jù)選擇器是將一路輸入信號(hào)輸出到多路輸出中的一路的控制電路。9. B10. 全加器是只能進(jìn)行兩個(gè)一位二進(jìn)制數(shù)加法的組合邏輯電路。10. B11. 組合邏輯電路由門(mén)電路構(gòu)成，不含記憶電路，也不含反饋電路。11. A12. 組合邏輯電路是指任何時(shí)刻電路的輸出僅由當(dāng)時(shí)的輸入決定。12. A13. n 位二進(jìn)制編碼器有 2 的 n 次方個(gè)輸入，有 n 個(gè)輸出。13. A14將十進(jìn)制數(shù)的十個(gè)數(shù)字編成二進(jìn)制代碼的過(guò)程叫BCD編碼。14. A15

30、. 在幾個(gè)信號(hào)同時(shí)輸入時(shí)，只對(duì)優(yōu)先級(jí)別最高的進(jìn)行編碼叫優(yōu)先編碼。15. A16. 從若干輸入數(shù)據(jù)中選擇一路作為輸出的電路叫數(shù)據(jù)選擇器。16. A17. 將 1999 個(gè)“ 1”異或起來(lái)得到的結(jié)果為 1。17. A18. 一個(gè)二進(jìn)制編碼器若需要對(duì) 12 個(gè)輸入信號(hào)進(jìn)行編碼，則要采用 4 位 二進(jìn)制代碼。18. A19. 5 變量輸入譯碼器，其譯碼輸出信號(hào)最多應(yīng)有32 個(gè)。19. A20. 全加器要考慮低位來(lái)的進(jìn)位，半加器則不需要考慮。20. A21. 當(dāng)輸入變量中“ 1”的個(gè)數(shù)為奇數(shù)時(shí)，奇校驗(yàn)器的輸出為 1。21. A22. 組合邏輯電路由門(mén)電路和記憶電路組成。22. B23. 組合邏輯電路是指

31、任何時(shí)刻電路的輸出不僅由當(dāng)時(shí)的輸入決定 , 還 與電路原來(lái)的狀態(tài)有關(guān)。23. B24. n 位二進(jìn)制編碼器有 n 個(gè)輸入，有 2 的 n 次方個(gè)輸出。24. B25. 將十進(jìn)制數(shù)的十個(gè)數(shù)字編成二進(jìn)制代碼的過(guò)程叫十進(jìn)制編碼。25. B26. 在幾個(gè)信號(hào)同時(shí)輸入時(shí)，普通編碼器將會(huì)出現(xiàn)編碼錯(cuò)誤。26. A27. 將數(shù)據(jù)輸出到多路中的一路的電路叫數(shù)據(jù)選擇器。27. B28. 將 8 個(gè)“ 1”異或起來(lái)得到的結(jié)果為 1。28. B29. 一個(gè)二進(jìn)制編碼器若需要對(duì) 4 個(gè)輸入信號(hào)進(jìn)行編碼，則要采用 4 位二 進(jìn)制代碼。29. B30. 3 變量輸入譯碼器，其譯碼輸出信號(hào)最多應(yīng)有6 個(gè)。30. B31. 半

32、加器要考慮低位來(lái)的進(jìn)位，全加器則不需要考慮。31. B32. 當(dāng)輸入變量中“ 1”的個(gè)數(shù)為奇數(shù)時(shí)，奇校驗(yàn)器的輸出為 0。32. B33. 競(jìng)爭(zhēng)- 冒險(xiǎn)是門(mén)電路中兩個(gè)輸入信號(hào)同時(shí)向相反的邏輯電平跳變而在 電路輸出端可能產(chǎn)生尖峰脈沖的現(xiàn)象。33. A34. 競(jìng)爭(zhēng)- 冒險(xiǎn)是門(mén)電路中兩個(gè)輸入信號(hào)同時(shí)向相反的邏輯電平跳變而在第 21 頁(yè)電路輸出端產(chǎn)生尖峰脈沖的現(xiàn)象。34. B35. 集成的8-3線優(yōu)先編碼器74LS148輸出是低電平有效，每個(gè)輸出對(duì) 應(yīng)輸入變量的一個(gè)最小項(xiàng)。35. B36. 集成的3-8線譯碼器74LS138輸出是低電平有效，每個(gè)輸出對(duì)應(yīng)輸 入變量的一個(gè)最小項(xiàng)。36. A37. 集成的3

33、-8線譯碼器74LS138輸出是低電平有效，8個(gè)輸出是3變 量的全部最小項(xiàng)。37. B38. 集成的雙4-1線數(shù)據(jù)選擇器74LS153輸出是高電平有效，不用作任 何改動(dòng)就可作為8-1線數(shù)據(jù)選擇。38. B39. 集成的雙4-1線數(shù)據(jù)選擇器74LS153有兩個(gè)片選控制端，它們分別 用來(lái)控制對(duì)應(yīng)的一個(gè)數(shù)據(jù)選擇器工作。39. A3B336-189571.邏輯電路如圖所示，當(dāng)A=0, B=1時(shí)，Y=1。19000. B2.集成的8-3線優(yōu)先編碼器74LS148中的片選控制端為低電平時(shí)允許進(jìn)行 編碼。19001.A3.集成的8-3線優(yōu)先編碼器74LS148中的-s是無(wú)信號(hào)擴(kuò)展控制端，當(dāng)本片無(wú) 有效輸入信號(hào)時(shí)它輸出0。19002.A4.集成的8-3線優(yōu)先編碼器74LS148中的匕Iex是有信號(hào)擴(kuò)展輸出端，當(dāng)本片有 有效輸入信號(hào)時(shí)它輸出有效信號(hào)0,因此它可用作擴(kuò)展后的低位輸出。19003. B5.集成的3-8線譯碼器74LS138有3個(gè)片選控制端 S、2、3,它們的取值 組合不為100時(shí)使電路工作。19004. B6.集成的3-8線譯碼器74LS138有3個(gè)片選控制端S、2、3，擴(kuò)展使用 時(shí)可分別擔(dān)當(dāng)信號(hào)輸入端或繼續(xù)擔(dān)當(dāng)擴(kuò)展后片選端。19005. A填空題 24 3A5321-189631. 從結(jié)