基于FPGA的CDMA數(shù)字基帶系統(tǒng)設(shè)計

1、摘 要隨著現(xiàn)代通信技術(shù)的發(fā)展，特別是移動通信技術(shù)的高速發(fā)展，CDMA技術(shù)越來越被人們所關(guān)注。而基于FPGA的CDMA數(shù)字基帶系統(tǒng)正是一種新興的具有很大可行性的技術(shù)。本文給出了CDMA數(shù)字基帶收發(fā)系統(tǒng)的設(shè)計方案，并以Xilinx ISE 8.1為硬件開發(fā)平臺,利用FPGA實現(xiàn)了4路信息信號的擴頻、編碼調(diào)制和解擴、解調(diào)、驗證了初始方案的可行性。運用VHDL語言,實現(xiàn)對CDMA通訊系統(tǒng)的上行鏈路數(shù)字部分進行設(shè)計，對有關(guān)模塊的編譯，編譯通過后的結(jié)果，以及使用Xilinx系列芯片通過仿真得到波形，證明了整個系統(tǒng)原理和設(shè)計提出的正確性。關(guān)鍵詞：CDMA；數(shù)字基帶；FPGA；Xilinx目錄1.課程設(shè)計目的

2、12.軟、硬件環(huán)境介紹14.CDMA基帶傳輸系統(tǒng)簡介25.CDMA基帶系統(tǒng)設(shè)計25.1 系統(tǒng)設(shè)計平臺25.2 CDMA系統(tǒng)設(shè)計原理26.系統(tǒng)總體設(shè)計36.1 CDMA的整體設(shè)計框圖36.2 利用VHDL語言編程實現(xiàn)的分頻電路模塊47.本系統(tǒng)完成的功能47.1 Walsh碼發(fā)生器47.1.1 生成Walsh碼調(diào)制（地址編碼）的模塊圖57.2 PN碼、信息碼發(fā)生器57.2.1 生成PN擴頻的模塊圖57.3 調(diào)制與解調(diào)68. 程序代碼78.1 分頻器模塊78.2 PSK模塊78.3串并轉(zhuǎn)換模塊89.仿真調(diào)試與結(jié)果910.設(shè)計心得體會1111.參考文獻121. 課程設(shè)計目的應用電子技術(shù)綜合實訓是電子信

3、息工程專業(yè)技術(shù)教育的重要實踐教學環(huán)節(jié)，對學生掌握基本理論、運用基本知識、訓練基本技能和達到技術(shù)教育培養(yǎng)目標的要求有著十分重要的意義和作用。通過對具體應用電子電路的設(shè)計和開發(fā)過程的練習，加深學生對基礎(chǔ)理論的理解，掌握設(shè)計電路、開發(fā)電路和實現(xiàn)電路的能力，能熟練應用開發(fā)軟件。培養(yǎng)學生獨立思考、解決實際工程問題的能力，為專業(yè)理論知識的學習和專業(yè)技能訓練打好堅實的基礎(chǔ)。2.軟、硬件環(huán)境介紹1. 軟件環(huán)境：Windows XP操作系統(tǒng)、Xilinx ISE8.1 EDA集成開發(fā)環(huán)境；2. 硬件環(huán)境：個人計算機一臺3. Xilinx ISE8.1 EDA集成開發(fā)環(huán)境介紹：ISE的全稱為Integrated

4、Software Environment，即“集成軟件環(huán)境”，是Xilinx公司的硬件設(shè)計工具。相對容易使用的、首屈一指的PLD設(shè)計環(huán)境。ISE將先進的技術(shù)與靈活性、易使用性的圖形界面結(jié)合在一起，能在最短的時間，以最少的努力，達到最佳的硬件設(shè)計。Xilinx公司的ISE開發(fā)設(shè)計軟件的工程設(shè)計流程，具體分為五個步驟：即輸入（Design Entry）、綜合（Synthesis）、實現(xiàn)(Implementation)、驗證（Verification）、下載（Download）。4. Xilinx公司介紹：Xilinx(賽靈思)是全球領(lǐng)先的可編程邏輯完整解決方案的供應商。Xilinx研發(fā)、制造并銷售

5、范圍廣泛的高級集成電路、軟件設(shè)計工具以及作為預定義系統(tǒng)級功能的IP（Intellectual Property）核。客戶使用Xilinx及其合作伙伴的自動化軟件工具和IP核對器件進行編程，從而完成特定的邏輯操作。Xilinx公司成立于 1984年，Xilinx首創(chuàng)了現(xiàn)場可編程邏輯陣列（FPGA）這一創(chuàng)新性的技術(shù)，并于1985年首次推出商業(yè)化產(chǎn)品。眼下Xilinx滿足了全世界對 FPGA產(chǎn)品一半以上的需求。Xilinx產(chǎn)品線還包括復雜可編程邏輯器件（CPLD）。在某些控制應用方面CPLD通常比FPGA速度快，但其提供的邏輯資源較少。Xilinx可編程邏輯解決方案縮短了電子設(shè)備制造商開發(fā)產(chǎn)品的時間

6、并加快了產(chǎn)品面市的速度，從而減小了制造商的風險。與采用傳統(tǒng)方法如固定邏輯門陣列相比，利用Xilinx可編程器件，客戶可以更快地設(shè)計和驗證他們的電路。而且，由于Xilinx器件是只需要進行編程的標準部件，客戶不需要象采用固定邏輯芯片時那樣等待樣品或者付出巨額成本。Xilinx產(chǎn)品已經(jīng)被廣泛應用于從無線電話基站到DVD播放機的數(shù)字電子應用技術(shù)中。4. CDMA基帶傳輸系統(tǒng)簡介CDMA（Code Division Multiple Access）是在數(shù)字通信技術(shù)的分支擴頻通信的基礎(chǔ)上發(fā)展起來的一項技術(shù)。它主要用于利用相互正交（或者盡可能正交）的不同編碼分配給不同用戶調(diào)制信號，實現(xiàn)多用戶同時使用同一頻

7、率接入系統(tǒng)和網(wǎng)絡(luò)的通信。本文針對 CDMA 碼分多址技術(shù)設(shè)計1個4路用戶傳輸系統(tǒng) , 省去了載波調(diào)制部分 , 把 CDMA擴頻系統(tǒng)中傳輸?shù)男盘柡喕癁閿?shù)字基帶信號 , 并做出一個與之相應的擴頻編碼調(diào)制收發(fā)系統(tǒng)，系統(tǒng)采用Walsh 函數(shù)正交碼作為地址碼調(diào)制原數(shù)據(jù)信號 , 選用m序列作為擴頻的偽隨機碼。5. CDMA基帶系統(tǒng)設(shè)計5.1 系統(tǒng)設(shè)計平臺開發(fā)工具軟件采用Xilinx公 司 的 EDA 工 具Xilinx ISE。利用 ISE中提供的編程語言設(shè)計方法和圖形設(shè)計方法實現(xiàn)系統(tǒng)各部分的功能。5.2 CDMA系統(tǒng)設(shè)計原理 CDMA技術(shù)基于擴頻通信的基本原理，將要傳送的具有一定信號帶寬的信息數(shù)據(jù)，用一

8、個帶寬遠大于信號帶寬的高速偽隨機編碼信號去調(diào)制它，使原信息數(shù)據(jù)信號的帶寬被大大擴頻，再經(jīng)載波調(diào)制后發(fā)射出去。接收端則使用完全相同的偽隨機碼，與接收的帶寬信號做相關(guān)處理，把寬帶信號變換成信息數(shù)據(jù)的窄帶信號（解擴）實現(xiàn)數(shù)據(jù)通信。這種擴頻通信的明顯特點是采用編碼調(diào)制、頻譜擴頻和相關(guān)處理技術(shù)。使用擴頻編碼調(diào)制易于保密也可供多用戶使用。另外，對信息數(shù)據(jù)的頻譜擴展，使功率譜密度明顯降低，既不容易被別人發(fā)現(xiàn)又不容易干擾別人。CDMA通信多址干擾的大小決定于擴頻編碼間的互相關(guān)值，如果該值非常小乃至可以忽略，那么接收調(diào)解輸出結(jié)果就只有原數(shù)據(jù)信號和噪聲。所以CDMA可在同一載波頻率上同時傳送多個用戶的信息、數(shù)據(jù)、

9、實現(xiàn)多址通信。編碼之間的互相關(guān)值越小，多址通信用戶就越多。6. 系統(tǒng)總體設(shè)計6.1 CDMA的整體設(shè)計框圖整體框圖如圖 1 所示。說明：圖 1 中“”表示信號是1路, “”表示信號是 4路。觸發(fā)時鐘 : 該收發(fā)系統(tǒng)受同步時鐘控制，在全局時鐘的基礎(chǔ)上進行分頻，詳見表1。表 1 觸發(fā)時鐘分頻圖1 CDMA基帶收發(fā)系統(tǒng)概念框圖6.2 利用VHDL語言編程實現(xiàn)的分頻電路模塊圖2.實現(xiàn)的多分頻模塊圖7.本系統(tǒng)完成的功能本收發(fā)系統(tǒng)主要由調(diào)制器和解調(diào)器兩部分組成。它們完成的功能如下：（a）調(diào)制器：內(nèi)嵌于編碼器中的信息信號發(fā)生器產(chǎn)生的 4 路輸入信號，經(jīng) Walsh 調(diào)制、PN 擴頻、基帶求和與并串變換成為

10、1 路信號，完成調(diào)制。（b）解調(diào)器：接收端將收到的 1 路信號首先進行串并變換，在取得同步的基礎(chǔ)上進行 PN 解擴和 Walsh 解調(diào)，恢復出 4 路輸入信息。7.1 Walsh碼發(fā)生器Walsh函數(shù)是一種非正弦的完備正交函數(shù)集。由于它采用的是數(shù)字系統(tǒng)，比較適合于用來表達和處理數(shù)字信號。考慮到是數(shù)字基帶系統(tǒng) , 本系統(tǒng)采用的 Walsh 碼組應為：W1=1,1,1,1;W2=1,0,1,0;W3=1,1,0,0;W4=1,0,0,1。該發(fā)生器利用 ISE 編程實現(xiàn)較簡單，在 Walsh碼時鐘（全局時鐘的 24 分頻）的控制下，每出現(xiàn)一次時鐘跳變事件，輸出端以4為周期依次輸出1111,1010,

11、1100和1001的碼序列。沃爾什 (Walsh) 碼是正交碼，經(jīng)常被用作碼分多址系統(tǒng)的地址碼，Walsh碼產(chǎn)生模塊作為擴頻傳輸?shù)牡刂反a，并且具有檢測使用中的兩路Walsh碼是否正交的功能。本設(shè)計中使用Walsh，存儲在發(fā)射端數(shù)據(jù)寄存器中，擴頻過程中根據(jù) Walsh碼的地址控制信號。抽取兩路 Walsh 碼分別對兩路消息碼進行擴頻。接收端截獲串行的數(shù)字信息流后 ，從接收端的數(shù)據(jù)寄存器中取出 Walsh 碼對接收信號進行解擴。Walsh 碼電路的設(shè)計思路運用了譯碼的原理來實現(xiàn)。7.1.1 生成Walsh碼調(diào)制（地址編碼）的模塊圖Walsh 碼調(diào)制所生成的模塊圖為圖3所示。圖3 Walsh碼調(diào)制模

12、塊圖Walsh 碼調(diào)制的仿真圖為圖 4所示。圖4 Walsh碼調(diào)制仿真結(jié)果圖7.2 PN碼、信息碼發(fā)生器利用7個D觸發(fā)器相互級聯(lián)實現(xiàn)周期為 127 的 PN 序列。具體構(gòu)成依據(jù) m 序列特征多項式 , 由 ISE提供圖形設(shè)計方法實現(xiàn)。PN 碼時鐘為全局時鐘的 3 分頻。信息碼的產(chǎn)生則只需在信息碼時鐘的控制下 , 從同樣的級聯(lián)中引出 4 路信號作為信息碼 , 信息碼時鐘為全局時鐘的 96 分頻。7.2.1 生成PN擴頻的模塊圖由 PN 擴頻所生成的模塊圖為圖5所示。圖5 PN 擴頻所生成的模塊圖7.3 調(diào)制與解調(diào)在數(shù)字基帶系統(tǒng)中,Walsh 碼調(diào)制可以簡單地用同或門來實現(xiàn),而PN擴頻則可通過簡單

13、的異或門實現(xiàn)。在實現(xiàn) Walsh 碼解調(diào)與解擴時 ,PN 解擴只需在接收端加 1 異或門。下面著重介紹一下 Wlash 碼解調(diào)的方法相關(guān)檢測。相關(guān)檢測原理舉例解釋 (見表 2)。表2相關(guān)原理檢測舉例解釋Walsh調(diào)制碼即原信息碼與Walsh 碼同或 , 所得 4 路碼統(tǒng)計所得 1 的個數(shù)并轉(zhuǎn)化成相應 3 比特并行碼 , 例如表中 Walsh編碼的第 1 列轉(zhuǎn)化為010,第2列為100。在接收端則根據(jù)傳遞來的接收信息逐路進行相關(guān)檢測。相關(guān)檢測規(guī)則列于表 3 中。表3 相關(guān)檢測規(guī)則 8. 程序代碼8.1 分頻器模塊module clk_div (clk_in,rst_n,clk

14、_out );  parameter cnt_top=10;  clk_in/clk_out=cnt_top； parameter width=4;     parameter duty=50;   input clk_in; input rst_n; output clk_out;  reg clk_out; reg widt

15、h-1:0cnt;  always(posedge clk_in or negedge rst_n)  begin  if(!rst_n)cnt<=0;   else if(cnt=(cnt_top-1) cnt<=0;  else    cnt<=cnt+1'b1;  end  always(posedge c

16、lk_in or negedge rst_n)  begin  if(!rst_n)   clk_out<=0;  else if(cnt<(cnt_top*duty)/100)   clk_out<=1;  else     clk_out<=0; end endmodule8.2 PSK模塊module psk

17、mod(clk,rst,seq,in,out);  input clk,rst,seq; input 7:0 in;  output 7:0 out; reg 7:0 out;  always (posedge clk or negedge rst)   begin     if(!rst) out=0;&#

18、160;    else       begin         if(seq)           out=in;         else     

19、;      out=in;       end   end endmodule 8.3串并轉(zhuǎn)換模塊 module ser2par2(clk,rst,in,out,flag);/serial to parallel input clk,rst; input in; output flag; output

20、60;3:0out; reg 3:0out;reg 1:0cnt; reg flag;  always (posedge clk or negedge rst)   begin     if(!rst)      begin        out=0;

21、0;     end     else       begin        case(cnt)        2'b00:out0=in;          &

22、#160; 2'b01:out1=in;2'b10:out2=in;            2'b11:out3=in;            default:out0=in;          endcase &#

23、160;     end   end    always (posedge clk or negedge rst)  begin  if(!rst) flag=0;    else     begin      cnt=cnt+1

24、;   if(cnt=2'b11) flag=1;       else flag=0;     end   end      endmodule9.仿真調(diào)試與結(jié)果點擊processes框下的modelsim simulator中Simulation Behavioral Model，調(diào)用Modelsim對模塊進行仿真。（注，同一時刻僅能有一個modelsim打開）。雙擊后調(diào)用modelsim ，在彈出的modelsim界面中，已有部分仿真結(jié)果，如圖6所示。圖6 軟件仿真界面在transcript框中