可編程邏輯器件(PLD)

1、清華大學(xué)電機(jī)系唐慶玉清華大學(xué)電機(jī)系唐慶玉2003年年11月制作盜版剽竊必究月制作盜版剽竊必究清華大學(xué)電機(jī)系唐慶玉清華大學(xué)電機(jī)系唐慶玉1997年制作年制作如發(fā)現(xiàn)有人剽竊必定追究！如發(fā)現(xiàn)有人剽竊必定追究！千島湖風(fēng)光千島湖畫面屬唐慶玉個人創(chuàng)千島湖畫面屬唐慶玉個人創(chuàng)作，青山緑水藍(lán)天白云，剽作，青山緑水藍(lán)天白云，剽竊必究竊必究概述概述PLD的邏輯表示方法和圖形符號的邏輯表示方法和圖形符號簡單簡單PLD陣列結(jié)構(gòu)及編程陣列結(jié)構(gòu)及編程現(xiàn)場可編程門陣列現(xiàn)場可編程門陣列FPGAMAX+plus編程軟件編程軟件可編程邏輯器件（可編程邏輯器件（PLD）第23章目錄23.1 PLD的電路符號及編程原理23.2 簡單PL

2、D結(jié)構(gòu)及工作原理23.3 復(fù)雜PLD(CPLD) 23.4 現(xiàn)場可編程門陣列（FPGA）23.5 MAX+plus編程軟件簡介（不講）（不講）PLD概述概述PLDProgrammable Logic Devices 大規(guī)模集成電路，集成了大量的門電大規(guī)模集成電路，集成了大量的門電路和觸發(fā)器，用戶可編程構(gòu)成所需電路。路和觸發(fā)器，用戶可編程構(gòu)成所需電路。清華大學(xué)電機(jī)系唐慶玉清華大學(xué)電機(jī)系唐慶玉2003年年11月月15日編日編優(yōu)點(diǎn)：優(yōu)點(diǎn)：（1）節(jié)省集成芯片的數(shù)量）節(jié)省集成芯片的數(shù)量節(jié)省電路板面積，節(jié)省電路板面積， 節(jié)省電耗，減少產(chǎn)品體積，降低成本節(jié)省電耗，減少產(chǎn)品體積，降低成本（2）電路保密，不易被

3、他人仿造）電路保密，不易被他人仿造清華大學(xué)電機(jī)系唐慶玉清華大學(xué)電機(jī)系唐慶玉2003年年11月月15日編日編PLD類型類型（1）PROM型型（Programmable ROM）（2）PLA型型（ Programmable Logic Array 可編程邏輯陣列可編程邏輯陣列 ）（3）PAL型型（ Programmable Array Logic可編程陣列邏輯）可編程陣列邏輯）（4）GAL型型（Generic Array Logic通用陣列邏輯）通用陣列邏輯）（5）復(fù)雜）復(fù)雜PLD型型（ Complex PLD） CPLD（復(fù)雜可編程邏輯器件）（復(fù)雜可編程邏輯器件） FPGA（現(xiàn)場可編程門陣列）（

4、現(xiàn)場可編程門陣列）最復(fù)雜最復(fù)雜簡單簡單較復(fù)雜較復(fù)雜23.1 PLD的邏輯表示方法及圖形符號的邏輯表示方法及圖形符號(1)PLD的的邏輯表示方法邏輯表示方法固定連接固定連接編程連接編程連接不連接不連接熔絲熔絲（2）PLD的圖形符號的圖形符號緩沖門緩沖門AAA相當(dāng)于相當(dāng)于&1AAAABCY與門與門AY&BCABCY或門或門AY1BCABCY AY&B可編程連接可編程連接或不連接或不連接輸出恒輸出恒等于等于0AB BYAAB BYA PLD圖形符號（續(xù)）圖形符號（續(xù)）與或門與或門A B C DYACCDBCABY多輸入端或門畫法多輸入端或門畫法多輸入端與門畫法多輸入端與門畫法

5、門電路符號中美對照表&11&1=1與與或或非非與非與非或非或非異或異或清華大學(xué)電機(jī)系唐慶玉清華大學(xué)電機(jī)系唐慶玉2003年年11月月15日編日編23.2 簡單的簡單的PLD陣列結(jié)構(gòu)及編程陣列結(jié)構(gòu)及編程結(jié)構(gòu)結(jié)構(gòu): AND邏輯陣列邏輯陣列+OR邏輯陣列邏輯陣列 類型類型 AND陣列陣列 OR陣列陣列 D觸發(fā)器觸發(fā)器PROM 連接固定連接固定 可編程可編程（一次性）（一次性）PLA 可編程可編程（一次性）（一次性） 可編程可編程（一次性）（一次性）PAL 可編程可編程（可多次電擦除）（可多次電擦除） 連接固定連接固定 8個個GAL 可編程可編程（可多次電擦除）（可多次電擦除） 連接固定

6、連接固定 8個個輸出比輸出比PAL增加增加“可編程輸出邏輯宏單元可編程輸出邏輯宏單元”使編程更靈活。使編程更靈活。清華大學(xué)電機(jī)系唐慶玉清華大學(xué)電機(jī)系唐慶玉2003年年11月月15日編日編(1)PROM的內(nèi)部結(jié)構(gòu)及編程的內(nèi)部結(jié)構(gòu)及編程 AND陣列固定OR陣列可編程輸出輸入O2 O1 O0I2 I1 I0例例1 用用PROM實現(xiàn)半加器實現(xiàn)半加器半加器邏輯式半加器邏輯式F=AB+AB=A BC=AB思考題：如何用思考題：如何用PROM實現(xiàn)全加器？實現(xiàn)全加器？半加器真值表半加器真值表A B F C 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1半加器半加器 1+) 0 1 0+) 1

7、1 0+) 0 0 1+) 1 1 0進(jìn)位進(jìn)位C本位和本位和F1&FCAB用用TTL門電路實現(xiàn)門電路實現(xiàn)F CA B BABABAABPROM實現(xiàn)實現(xiàn)例例2 用用PROM實現(xiàn)三變量奇數(shù)校驗電路實現(xiàn)三變量奇數(shù)校驗電路A B CYABCCBACBACBAYABC Y0 0 0 00 0 1 10 1 0 10 1 1 01 0 0 11 0 1 01 1 0 01 1 1 1真值表真值表ABCCBACBACBACBABCACBACAB清華大學(xué)電機(jī)系唐慶玉清華大學(xué)電機(jī)系唐慶玉2003年年11月月15日編日編(2) PLA的內(nèi)部結(jié)構(gòu)及編程的內(nèi)部結(jié)構(gòu)及編程 AND陣列可編程OR陣列可編程O2 O

8、1 O0I2 I1 I0輸出輸入例例3 用用PLA實現(xiàn)三八譯碼器實現(xiàn)三八譯碼器A2A1A00 0 0 只只 =0Y00 0 1 只只 =0Y11 1 1 只只 =0Y7輸出輸出三八譯碼器真值表三八譯碼器真值表0120AAAY0121AAAY0127AAAYA2 A1 A0Y0 Y1 Y7A2A1A0A2A1A0清華大學(xué)電機(jī)系唐慶玉清華大學(xué)電機(jī)系唐慶玉2003年年11月月15日編日編(3) PAL（專用組合輸出型）（專用組合輸出型）的內(nèi)部結(jié)構(gòu)及編程的內(nèi)部結(jié)構(gòu)及編程AND陣列可編程OR陣列固定輸出0輸入O0I2 I1 I0O1輸出1用途：實現(xiàn)組合邏用途：實現(xiàn)組合邏輯電路輯電路PAL的輸出結(jié)構(gòu)類型O

9、與，或，非三態(tài)門輸出與，或，非三態(tài)門輸出O輸出端可編程變?yōu)檩斎胼敵龆丝删幊套優(yōu)檩斎隣異或門的一個輸入端可編異或門的一個輸入端可編程，可使輸出反相程，可使輸出反相與陣列與陣列或陣列或陣列三態(tài)門輸出三態(tài)門輸出AXAAXAAX10CLKO1DQQOE寄存器輸出結(jié)構(gòu)寄存器輸出結(jié)構(gòu)例例4：寫出：寫出PAL陣列輸出陣列輸出X的表達(dá)式的表達(dá)式BCCB英文教材數(shù)字電子技術(shù)習(xí)題選編清華大學(xué)電機(jī)系 唐慶玉2002年9月16日XABCCBABCBCACBAXBCCACBA將此式化簡將此式化簡BCCBA例例5：Y=A B C，用，用PAL陣列實現(xiàn)該式。陣列實現(xiàn)該式。CBAABCCBACBACBAABCBABACBAC

10、BACBAX)()()()(英文教材數(shù)字電子技術(shù)習(xí)題選編清華大學(xué)電機(jī)系 唐慶玉2002年9月16日XACB例例6：分別在：分別在PROM和和PAL陣列上畫出七段顯示譯碼器陣列上畫出七段顯示譯碼器 邏輯電路圖邏輯電路圖Y Ya aabcdefg譯譯 碼碼 器器YbYbYcYcYdYdYeYeYfYfYgYgA A3 3A A2 2A A1 1A A0 0七段顯示譯碼電路七段顯示譯碼電路七七段段顯顯示示譯譯碼碼電電路路真真值值表表十進(jìn)制數(shù)十進(jìn)制數(shù) A A3 3A A2 2A A1 1A A0 0 Ya Yb Yc Yd Ye Yf YgYa Yb Yc Yd Ye Yf Yg 顯示字形顯示字形 0

11、 0 0 0 0 00 0 0 0 1 1 1 1 1 1 1 1 1 1 1 0 01 0 0 1 1 0 0 0 10 0 0 1 0 0 1 1 0 0 0 0 1 1 1 0 0 0 0 1 2 2 0 0 1 0 0 0 1 0 1 1 1 0 1 1 0 1 2 1 0 1 1 0 1 2 3 3 0 0 1 1 0 0 1 1 1 1 1 1 1 0 0 1 3 1 1 1 0 0 1 3 4 4 0 1 0 0 0 1 0 0 0 0 1 1 0 0 1 1 4 1 1 0 0 1 1 4 5 5 0 1 0 1 0 1 0 1 1 1 0 1 1 0 1 1 5 0 1 1

12、0 1 1 5 6 0 1 1 0 6 0 1 1 0 0 0 0 1 1 1 1 1 6 0 1 1 1 1 1 6 7 7 0 1 1 1 0 1 1 1 1 1 1 1 0 0 0 0 7 1 1 0 0 0 0 7 8 8 1 0 0 0 1 0 0 0 1 1 1 1 1 1 1 1 8 1 1 1 1 1 1 8 9 9 1 0 0 1 1 0 0 1 1 1 1 1 0 0 1 1 9 1 1 0 0 1 1 9 用真值表設(shè)計用真值表設(shè)計YaYa的邏輯表示式的邏輯表示式 A A3 3A A2 2A A1 1A A0 0 Ya Ya0 0 0 0 0 0 0 0 0 0 1 1 1

13、 0 0 0 1 1 0 0 0 1 0 02 0 0 1 0 2 0 0 1 0 1 1 3 0 0 1 1 3 0 0 1 1 1 1 4 0 1 0 0 4 0 1 0 0 0 0 5 0 1 0 15 0 1 0 1 1 1 6 0 1 1 0 6 0 1 1 0 0 0 7 0 1 1 1 7 0 1 1 1 1 1 8 1 0 0 0 8 1 0 0 0 1 1 9 1 0 0 1 9 1 0 0 1 1 1用輸出為用輸出為1的項寫出與或表達(dá)式，的項寫出與或表達(dá)式，（不化簡）（不化簡）0123012301230123012301230123AAAAAAAAAAAAAAAAAAAAA

14、AAAAAAAYa同理寫出同理寫出YbYg的邏輯表達(dá)式的邏輯表達(dá)式用用PROM陣列實現(xiàn)七段顯示譯碼器邏輯陣列實現(xiàn)七段顯示譯碼器邏輯0123012301230123012301230123AAAAAAAAAAAAAAAAAAAAAAAAAAAAYaA3 A2 A1 A0YaYbYgA3A2A1A000110100100111101111111000無所謂項無所謂項當(dāng)當(dāng)1 1處理處理用卡諾圖化簡用卡諾圖化簡YaYa的邏輯表示式的邏輯表示式Y(jié)a=A3+A2A0+A2A1+A2A0 A A3 3A A2 2A A1 1A A0 0 Ya Ya0 0 0 0 0 0 0 0 0 0 1 1 1 0 0

15、0 1 1 0 0 0 1 0 02 0 0 1 0 2 0 0 1 0 1 1 3 0 0 1 1 3 0 0 1 1 1 1 4 0 1 0 0 4 0 1 0 0 0 0 5 0 1 0 15 0 1 0 1 1 1 6 0 1 1 0 6 0 1 1 0 0 0 7 0 1 1 1 7 0 1 1 1 1 1 8 1 0 0 0 8 1 0 0 0 1 1 9 1 0 0 1 9 1 0 0 1 1 1在在PAL陣列上陣列上實現(xiàn)七段顯示譯碼器邏輯實現(xiàn)七段顯示譯碼器邏輯Ya=A3+A2A0+A2A1+A2A0英文教材數(shù)字電子技術(shù)習(xí)題選編清華大學(xué)電機(jī)系 唐慶玉2002年9月16日YaA3A

16、2A1A1A2A3A0A0清華大學(xué)電機(jī)系唐慶玉清華大學(xué)電機(jī)系唐慶玉2003年年11月月15日編日編(4) PAL （寄存器輸出結(jié)構(gòu)型）（寄存器輸出結(jié)構(gòu)型）的內(nèi)部結(jié)構(gòu)及編程的內(nèi)部結(jié)構(gòu)及編程功能：可編程功能：可編程組成記憶、計組成記憶、計數(shù)、移位、寄數(shù)、移位、寄存等時序邏輯存等時序邏輯電路電路I2 I1 I0反饋信號CLKOE輸出使能三態(tài)輸出DQQDQQ8輸入輸入8輸出輸出固定固定清華大學(xué)電機(jī)系唐慶玉清華大學(xué)電機(jī)系唐慶玉2003年年11月月15日編日編例例7 用用寄存器輸出結(jié)構(gòu)型的寄存器輸出結(jié)構(gòu)型的PAL組成二位減法器組成二位減法器 CLK FB FA 0 1 1 1 1 0 2 0 1 3 0

17、0 4 1 1SCLKOE 輸出使能FADQQDQQFBQBQAQAQAQBQBSS狀態(tài)方程狀態(tài)方程SQSQQnAnAnA1nAnAQQS1 , 1nBnAnBnAnBQQQQQS1 , 1SQSQQQQQnBnBnAnBnAnB)(10011010100 :ABQQ經(jīng)反相輸出后就是二位減法器經(jīng)反相輸出后就是二位減法器(5) GAL的內(nèi)部結(jié)構(gòu)及編程的內(nèi)部結(jié)構(gòu)及編程GAL的內(nèi)部結(jié)構(gòu)與的內(nèi)部結(jié)構(gòu)與PAL基本一樣，只是在輸出端基本一樣，只是在輸出端增加了增加了“可編程輸出邏輯宏單元可編程輸出邏輯宏單元(OLMC)”，其輸，其輸出狀態(tài)可由用戶定義，這樣，使編程更靈活，使出狀態(tài)可由用戶定義，這樣，使編程

18、更靈活，使一片一片GAL具有所有型號的具有所有型號的PAL的功能。的功能。GAL16V8I0/CLK I1 I2 I3 I4 I5 I6 I7 I8 GNDVCC F7 F6 F5 F4 F3 F2 F1 F0 I9/OE20111012-9腳輸入（固定）1腳時鐘（可定義成輸入）11腳 輸出使能（可定義成輸入）12-19腳輸出（也可定義成輸入）I/OGAL的輸出邏輯宏單元（OLMC）結(jié)構(gòu)XOR(n)OECLKI/On10110100DQ輸出數(shù)據(jù)選擇器MUXO1S1(n)乘積項數(shù)據(jù)選擇器MUXPT01來自鄰級(第m級)的I/Om反饋數(shù)據(jù)選擇器MUXF三態(tài)數(shù)據(jù)選擇器MUXTSS1(m)S1(n)1

19、1100100S0S1(n)S0S001S0S1(n)Q第n級OLMC單元來自與陣列去與陣列例例8 GAL16V8型型GAL的編程舉例的編程舉例BAY1Y3Y0Y2真值表真值表Y2BAY1Y30 0 1 1 1 00 1 1 1 0 11 0 1 0 1 11 1 0 1 1 1 Y0ABY0ABY1ABY2ABY3設(shè)計設(shè)計2線線4線譯碼器線譯碼器例例8 ABEL語言編程語言編程 ABY0ABY1ABY2ABY3GAL16V8I0/CLK I1 I2 I3 I4 I5 I6 I7 I8 GNDVCC F7 F6 F5 F4 F3 F2 F1 F0 I9/OE2011101 B Y3 Y2 Y1

20、 Y0 輸入輸入輸出輸出定義定義 A215 14 13123Module 2-4 DECODERDeclarationsA,B pin 2,3;Y0,Y1,Y2,Y3 pin 12,13,14,15;EquationsY0=B#A;Y1=B#!A;Y2=!B#A;Y3=!B#!A;Test-vectors(B,A Y3,Y2,Y1,Y0)0,0 1,1,1,00,1 1,1,0,11,0 1,0,1,11,1 0,1,1,1END& 與，與，# 或，！非，或，！非， 異或，異或，!（A&B）與非，）與非， !（A#B）或非）或非定義模塊名定義模塊名定義引腳號定義引腳號邏輯代數(shù)式

21、描述邏輯代數(shù)式描述測試向量測試向量23.3/23.4 現(xiàn)場可編程門陣列現(xiàn)場可編程門陣列FPGA及編程及編程FPGA型號：型號：Altera EPF10K10LC84-4 內(nèi)部有內(nèi)部有6000門以上，可編程組成各種門以上，可編程組成各種74系列組合邏系列組合邏輯電路、觸發(fā)器、寄存器、計數(shù)器等復(fù)雜數(shù)字電路輯電路、觸發(fā)器、寄存器、計數(shù)器等復(fù)雜數(shù)字電路 速度達(dá)速度達(dá)40MHz 200MHz 84引腳，其中引腳，其中59個可用于個可用于I/O引腳引腳 可由單片機(jī)或可由單片機(jī)或PC機(jī)控制機(jī)控制 編程編程軟件軟件：MAX+Plus 9.23（1）特性）特性電路繪圖法編程軟件（電路繪圖法編程軟件（Graphi

22、c Editor file）數(shù)字硬件描述語法（數(shù)字硬件描述語法（AHDL描述語法）描述語法）（2）FPGA實驗系統(tǒng)框圖實驗系統(tǒng)框圖按鈕，開關(guān)，鍵盤，單脈沖，連續(xù)脈沖，數(shù)碼管，LEDAltera FPGA芯片：EPF10K10LC84-4串行E2PROM： SE2PROM ，8KBFPGA下載板I/O實驗板RS-232FPGA下載板元件分布圖下載板元件分布圖清華大學(xué)電機(jī)系唐慶玉清華大學(xué)電機(jī)系唐慶玉2003年年11月月15日編日編FPGA芯片芯片下載板固定插座下載板固定插座 單片機(jī)插座單片機(jī)插座晶振SEEPROM穩(wěn)壓塊穩(wěn)壓塊7805DC7.5V電源電源P01P42引腳插座引腳插座串行接口串行接口P

23、43P84引腳插座引腳插座FPGA芯片的引腳編號芯片的引腳編號RS232串行串行E2PROMI/O實驗板元件分布圖實驗板元件分布圖清華大學(xué)電機(jī)系唐慶玉清華大學(xué)電機(jī)系唐慶玉2003年年11月月15日編日編P55P56P57P58P60P61P62P63P64P65P66P67P69P70P71P72P01P02P03P04P06P07P08P09P34P35P36P37P39P40P41P42SWP1 SWP2 SWP3 SWP41023546798ABDCEF6個七段LED數(shù)碼管3個8位邏輯輸入開關(guān)16個邏輯電平檢測LED3個CPLD下載板插座J1J2J316個邏輯電平檢測LED1個57點(diǎn)陣L

24、ED顯示器1個米字形LED顯示器4 4矩陣鍵盤2個連續(xù)可調(diào)脈沖發(fā)生器4個單脈沖按鍵P81 P82 P83 P84跳線區(qū)跳線區(qū)FPGA下載板下載板RS232串口DC7.5V電源I/O板上的引腳編號1Hz-1kHz 1kHz-1MHz清華大學(xué)電機(jī)系唐慶玉清華大學(xué)電機(jī)系唐慶玉2003年年11月月15日編日編例例1 用繪圖法設(shè)計用繪圖法設(shè)計“投幣洗衣機(jī)電路投幣洗衣機(jī)電路”設(shè)計思路：設(shè)計思路： 投幣數(shù)投幣數(shù) 5，OK=1，洗衣機(jī)啟動。，洗衣機(jī)啟動。 只投只投1分硬幣，用按鍵分硬幣，用按鍵SWP1模擬，按一次投模擬，按一次投1分，分，用三位計數(shù)器用三位計數(shù)器Q1C Q1B Q1A表示；表示； 只投只投2分

25、硬幣，用按鍵分硬幣，用按鍵SWP2模擬，按一次投模擬，按一次投2分，分，用二位計數(shù)器用二位計數(shù)器Q2B Q2A表示；表示； 只投只投5分硬幣，用按鍵分硬幣，用按鍵SWP3模擬，按一次投模擬，按一次投5分，分，用一位計數(shù)器用一位計數(shù)器Q5表示；表示；OK清清01分分2分分5分分投幣洗衣機(jī)投幣洗衣機(jī)電路電路投幣洗衣機(jī)電路真值表投幣洗衣機(jī)電路真值表Q1C Q1B Q1A Q2B Q2A Q5 OK 1 0 1 1 1 0 0 1 1 1 1 1 1 1 0 1 0 1 1 1 0 1 1 1 1 1 152221212112111 QQQQQQQQQQQQQQOKABBABBAABACAC52221

26、212112111QQQQQQQQQQQQQQOKABBABBAABACAC邏輯表達(dá)式邏輯表達(dá)式清華大學(xué)電機(jī)系唐慶玉清華大學(xué)電機(jī)系唐慶玉2003年年11月月15日編日編用用圖形輸入法圖形輸入法法設(shè)計法設(shè)計“投幣洗衣機(jī)電路投幣洗衣機(jī)電路”文件名： wash.gdf52221212112111QQQQQQQQQQQQQQOKABBABBAABACAC7490749074175RESETSWP3SWP2SWP1OK1分計數(shù)器分計數(shù)器2分計數(shù)器分計數(shù)器5分計數(shù)器分計數(shù)器例例2 用用AHDL描述語法和繪圖法設(shè)計電路：描述語法和繪圖法設(shè)計電路： 將一個將一個2位位16進(jìn)制數(shù)轉(zhuǎn)換為進(jìn)制數(shù)轉(zhuǎn)換為2位位10進(jìn)制

27、數(shù)進(jìn)制數(shù)2位位16進(jìn)制數(shù)進(jìn)制數(shù) 2位位10進(jìn)制數(shù)進(jìn)制數(shù) 00H 00D 01H 01D 0AH 10D 0BH 11D 62H 98D 63H 99D 2位位16進(jìn)制數(shù)和進(jìn)制數(shù)和2位位10進(jìn)進(jìn)制數(shù)的對應(yīng)關(guān)系制數(shù)的對應(yīng)關(guān)系轉(zhuǎn)換電路真值表轉(zhuǎn)換電路真值表8位二進(jìn)制數(shù)位二進(jìn)制數(shù) 二位二位BCD碼碼H7 H6 H0 DA7 DA6 DA0 00000000 0000 0000 00000001 0000 0001 00001010 0001 0000 00001011 0001 0001 01100010 1001 1000 01100011 1001 1001將一個將一個2位位16進(jìn)制數(shù)轉(zhuǎn)換為進(jìn)制數(shù)轉(zhuǎn)

28、換為2位位10進(jìn)制數(shù)進(jìn)制數(shù)轉(zhuǎn)換電路真值表轉(zhuǎn)換電路真值表8位二進(jìn)制數(shù)位二進(jìn)制數(shù) 二位二位BCD碼碼H7 H6 H0 DA7 DA6 DA0 00000000 0000 0000 00000001 0000 0001 00001010 0001 0000 00001011 0001 0001 01100010 1001 1000 01100011 1001 1001 hcd.sym將一個將一個2位位16進(jìn)制數(shù)轉(zhuǎn)換為進(jìn)制數(shù)轉(zhuǎn)換為2位位10進(jìn)制數(shù)進(jìn)制數(shù) hcd.sym h2cd.sym組合邏輯電路子系統(tǒng)組合邏輯電路子系統(tǒng)將一個將一個2位位16進(jìn)制數(shù)轉(zhuǎn)換為進(jìn)制數(shù)轉(zhuǎn)換為2位位10進(jìn)制數(shù)進(jìn)制數(shù) h2cd.sym組合邏輯電路子文件組合邏輯電路子文件012023030BBBBBBBBD0112031BBBBBBD012032BBBBBD02