eda課程設(shè)計(jì)先進(jìn)先出FIFO緩沖器

1、課程設(shè)計(jì)任務(wù)書學(xué)生姓名：專業(yè)班級：指導(dǎo)教師：工作單位：信息工程學(xué)院題目:8 X 9先進(jìn)先出（FIFO）緩沖器一、設(shè)計(jì)目的 根據(jù)設(shè)計(jì)要求，完成對 8X 9先進(jìn)先出（FIFO）緩沖器的設(shè)計(jì)。 進(jìn)一步加強(qiáng)對Quartus U的應(yīng)用和對VHDL語言的使用。二、設(shè)計(jì)內(nèi)容和要求設(shè)計(jì)一個(gè)8X 9先進(jìn)先出（FIFO）緩沖器，9位字深，8位字寬；當(dāng)讀信號ready 有效時(shí)，F(xiàn)IFO的輸出data_out使能；當(dāng)ready無效時(shí)，F(xiàn)IFO的輸出處于高阻態(tài)； 當(dāng)寫信號write有效時(shí)，8位寬的寄存器進(jìn)行寫操作，信號rdinc和wrinc被用來作為寄存器讀和寫指針遞增，以指示該位寄存器的讀和寫。信號rdptclr和w

2、rptclr復(fù)位讀寫指針指向FIFO的第一個(gè)寄存器。data_in是將被載入到一個(gè)寄存器的數(shù)據(jù)。 掌握Quartus U的操作和使用方法。 利用Quartus U軟件對所設(shè)計(jì)的電路進(jìn)行仿真分析三、初始條件CPLD按鍵，時(shí)鐘信號，撥碼幵關(guān)等。四、時(shí)間安排1、2016年01月 11日，課程設(shè)計(jì)任務(wù)布置、選題、查閱資料。2、2016年 01月13日，設(shè)計(jì)，軟件編程、仿真和調(diào)試。3、2016年01月 16日至 2015年01月 21日，設(shè)計(jì)的硬件調(diào)試。4、2016年01月 22日，機(jī)房檢查設(shè)計(jì)成果，提交設(shè)計(jì)說明書及答辯指導(dǎo)教師簽名： 2016年01月 22日系主任（或負(fù)責(zé)教師）簽名： 2016年01月

3、 22日目錄摘要. 緒論. 1. 設(shè)計(jì)的內(nèi)容及要求 11.1 設(shè)計(jì)的目的 11.2 設(shè)計(jì)任務(wù)要求 12. FIFO . 2.1FIFO 的使用 2.2FIFO 的參數(shù) 2.3FIFO 的分類及設(shè)計(jì) 3. 先進(jìn)先出緩存器設(shè)計(jì) 3.1 設(shè)計(jì)思想 3.2 各部分模塊 3.2.1 先入先出緩存器 3.2.2 消抖電路 3.2.3 分頻電路 3.2.4 頂層原理圖 4. 仿真及硬件調(diào)試 4.1 緩沖器仿真 4.2 緩存器硬件測試 5. 心得體會 . 5. 參考文獻(xiàn) . 附錄. 摘要本文介紹了先進(jìn)先出（FIFO）緩存器的設(shè)計(jì)方法，主要闡述如何使用新興的EDA器件取代傳統(tǒng)的電子設(shè)計(jì)方法。利用FPGA勺可編程

4、性，擁有簡潔而又多變的設(shè)計(jì)方法。本設(shè)計(jì)實(shí)現(xiàn)了先進(jìn)先出緩存器的一些基本功能，也把一 些新的思路加入到設(shè)計(jì)中。主要包括采用了FPGA芯片，使用Quartus U中的VHDL吾言進(jìn)行編程。VHD是一個(gè)標(biāo)準(zhǔn)語言，其具有良好的移植性，值得本設(shè) 計(jì)更為靈活，從而更有利于產(chǎn)品升級。關(guān)鍵詞：VHDL FIFO;緩存器；Quartus n；緒論當(dāng)前電子系統(tǒng)的設(shè)計(jì)正朝著速度快，容量大，體積小，質(zhì)量輕，用 電省的方向發(fā)展。推動該潮流迅速發(fā)展的決定性因素就是使用了現(xiàn)代化 的EDA設(shè)計(jì)工具。EDA是電子設(shè)計(jì)自動化（ElectronicDesignAutomation） 的縮寫，是90年代初，從CAD計(jì)算機(jī)輔助沒計(jì)）、C

5、AM算機(jī)輔助制造）、 CAT（計(jì)算機(jī)輔助測試）和CAE計(jì)算機(jī)輔助工程）的概念發(fā)展而來的。EDA技 術(shù)就是以計(jì)算機(jī)為工具，在 EDA軟件平臺上，對以硬件描述語言 HDL為系 統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件自動地完成邏輯編譯、邏輯化簡、邏輯 分割、邏輯綜合及優(yōu)化、邏輯行局布線、邏輯仿真，直至對于特定目標(biāo) 芯片的適配編譯、邏輯映射和編程下載等工作 1 。設(shè)計(jì)者的工作僅限于利 用軟件的方式，即利用硬件描述語言來完成對系統(tǒng)硬件功能的描述，在 EDA工具的幫助下就可以得到最后的設(shè)計(jì)結(jié)果。盡管目標(biāo)系統(tǒng)是硬件，但 整個(gè)設(shè)計(jì)和修改過程如同完成軟件設(shè)計(jì)一樣方便和高效。高速發(fā)展的CPLD/FPGA!件又為EDA技術(shù)的

6、不斷進(jìn)步奠定可堅(jiān)實(shí)的物 質(zhì)基礎(chǔ)。CPLD/FPGA#件更廣泛的應(yīng)用及廠商間的競爭，使得普通的設(shè)計(jì) 人員獲得廉價(jià)的器件和 EDA軟件成為可能。VHDL是 一種全方位的硬件描述語言，包括系統(tǒng)行為級、寄存器傳輸 級和邏輯門級多個(gè)設(shè)計(jì)層次，支持結(jié)構(gòu)、數(shù)據(jù)流和行為 3 種描述形式的混 合描述，因此VHDL幾乎覆蓋了以往各種硬件描述語言的功能，整個(gè)自頂 向下或自底向上的電路設(shè)計(jì)過程都可以用VHDL來完成。另外，VHDL還有以下優(yōu)點(diǎn)：VHDL的寬范圍描述能力使它成為高層次設(shè)計(jì)的核心，將設(shè)計(jì) 人員的工作重心轉(zhuǎn)移到了系統(tǒng)功能的實(shí)現(xiàn)和調(diào)試上，只需要花較少的精 力用于物理實(shí)現(xiàn)；VHDL可以用簡潔明確的代碼描述來進(jìn)行

7、復(fù)雜控制邏輯 的設(shè)計(jì)，靈活且方便，而且也便于設(shè)計(jì)結(jié)果的交流、保存和重用； VHDL 的設(shè)計(jì)不依賴于特定的器件，方便了工藝的轉(zhuǎn)換。1. 設(shè)計(jì)的內(nèi)容及要求1.1 設(shè)計(jì)的目的根據(jù)設(shè)計(jì)要求，完成對8X 9先進(jìn)先出（FIFO）緩沖器的設(shè)計(jì)。進(jìn)一步加強(qiáng)對Quartus U的應(yīng)用和對VHDL語言的使用。1.2 設(shè)計(jì)任務(wù)要求1設(shè)計(jì)一個(gè)8X 9先進(jìn)先出（FIFO）緩沖器，9位字深，8位字寬；當(dāng)讀信號ready有效時(shí)，F(xiàn)IFO的輸出data_out使能；當(dāng)ready無效時(shí)，F(xiàn)IFO 的輸出處于高阻態(tài)；當(dāng)寫信號 write 有效時(shí)， 8 位寬的寄存器進(jìn)行寫操 作，信號 rdinc 和 wrinc 被用來作為寄存器讀

8、和寫指針遞增，以指示該位 寄存器的讀和寫。信號rdptclr和wrptclr復(fù)位讀寫指針指向FIFO的第 一個(gè)寄存器。 data_in 是將被載入到一個(gè)寄存器的數(shù)。2. 掌握Quartus U的操作和使用方法。3. 利用Quartus U軟件對所設(shè)計(jì)的電路進(jìn)行仿真分析。2. FIFOFIFO（FirstInFirstOut） 簡單說就是指先進(jìn)先出。由于微電子技術(shù)的飛速發(fā)展，新一代 FIFO 芯片容量越來越大，體積越來越小，價(jià)格越來越便宜。作為一種新型大規(guī)模集成電路， FIFO 芯片以其靈活、方便、高效 的特性，逐漸在高速數(shù)據(jù)采集、高速數(shù)據(jù)處理、高速數(shù)據(jù)傳輸以及多機(jī) 處理系統(tǒng)中得到越來越廣泛的應(yīng)

9、用。2.1FIFO 的使用FIFO 般用于不同時(shí)鐘域之間的數(shù)據(jù)傳輸，比如FIFO的一端時(shí)AD數(shù)據(jù)采集，另一端時(shí)計(jì)算機(jī)的 PCI總線，假設(shè)其AD采集的速率為16位100 KSPS那么每秒的數(shù)據(jù)量為 100KX 16bit=1.6Mbps,而PCI總線的速度為3 3MHz總線寬度32bit,其最大傳輸速率為1056Mbps,在兩個(gè)不同的時(shí)鐘域 間就可以采用 FIFO 來作為數(shù)據(jù)緩沖。另外對于不同寬度的數(shù)據(jù)接口也可 以用FIFO ,例如單片機(jī)位8位數(shù)據(jù)輸出，而DSP可能是16位數(shù)據(jù)輸入, 在單片機(jī)與DSP連接時(shí)就可以使用FIFO來達(dá)到數(shù)據(jù)匹配的目的。2.2FIFO 的參數(shù)FIFO的寬度：也就是英文資

10、料里?？吹降腡HEWIDTH它只的是FIFO一次讀寫操作的數(shù)據(jù)位，就像 MCUt 8位和16位，ARM32位等等，F(xiàn)IFO 的寬度在單片成品IC中是固定的，也有可選擇的，如果用FPGA自己實(shí)現(xiàn)一個(gè)FIFO，其數(shù)據(jù)位，也就是寬度是可以自己定義的。FIFO的深度：THEDEEPTH它指的是FIFO可以存儲多少個(gè)N位的數(shù)據(jù) （如果寬度為N）。如一個(gè)8位的FIFO,若深度為8,它可以存儲8個(gè)8 位的數(shù)據(jù)，深度為12,就可以存儲12個(gè)8位的數(shù)據(jù)，F(xiàn)IFO的深度可大可 小。一般來說根據(jù)電路的具體情況，在兼顧系統(tǒng)性能和 FIFO 成本的情況 下估算一個(gè)大概的寬度和深度就可以了。而對于寫速度慢于讀速度的應(yīng) 用

11、， FIFO 的深度要根據(jù)讀出的數(shù)據(jù)結(jié)構(gòu)和讀出數(shù)據(jù)的由那些具體的要求 來確定。在 FIFO 實(shí)際工作中，其數(shù)據(jù)的滿 / 空標(biāo)志可以控制數(shù)據(jù)的繼續(xù)寫 入或讀出。滿標(biāo)志：FIFO已滿或?qū)⒁獫M時(shí)由FIFO的狀態(tài)電路送出的一個(gè)信號， 以阻止FIFO的寫操作繼續(xù)向FIFO中寫數(shù)據(jù)而造成溢出(overflow )?？諛?biāo)志：FIFO已空或?qū)⒁諘r(shí)由FIFO的狀態(tài)電路送出的一個(gè)信號， 以阻止FIFO的讀操作繼續(xù)從FIFO中讀出數(shù)據(jù)而造成無效數(shù)據(jù)的讀出(un derflow )。讀時(shí)鐘：讀操作所遵循的時(shí)鐘，在每個(gè)時(shí)鐘沿來臨時(shí)讀數(shù)據(jù)。寫時(shí)鐘：寫操作所遵循的時(shí)鐘，在每個(gè)時(shí)鐘沿來臨時(shí)寫數(shù)據(jù)。讀指針：指向下一個(gè)讀出地址

12、。讀完后自動加1。寫指針：指向下一個(gè)要寫入的地址的，寫完自動加1。讀寫指針其實(shí)就是讀寫的地址，只不過這個(gè)地址不能任意選擇，而 是連續(xù)的。2.3FIFO 的分類及設(shè)計(jì)根均FIFO工作的時(shí)鐘域，可以將 FIFO分為同步FIFO和異步FIFO。 同步FIFO是指讀時(shí)鐘和寫時(shí)鐘為同一個(gè)時(shí)鐘。在時(shí)鐘沿來臨時(shí)同時(shí)發(fā)生 讀寫操作。異步FIFO是指讀寫時(shí)鐘不一致，讀寫時(shí)鐘是互相獨(dú)立的。其 連接模式如圖 2.1FIFO設(shè)計(jì)的難點(diǎn)在于怎樣判斷 FIFO的空/滿狀態(tài)。為了保證數(shù)據(jù)正確 的寫入或讀出，而不發(fā)生益處或讀空的狀態(tài)出現(xiàn)，必須保證FIFO在滿的情況下，不能進(jìn)行寫操作。在空的狀態(tài)下不能進(jìn)行讀操作。怎樣判斷 FI

13、F O的滿/空就成了 FIFO設(shè)計(jì)的核心問題。一般是異步FIFO有空/滿標(biāo)志所產(chǎn)生問題，但是在本次設(shè)計(jì)中暫不討論這個(gè)問題。圖 2.1FIFO 連接模式3 先進(jìn)先出緩存器設(shè)計(jì)先進(jìn)先出法是指根據(jù)先入庫先發(fā)出的原則，對于輸出的數(shù)據(jù)以先輸入存儲器的數(shù)據(jù)為依據(jù)。3.1 設(shè)計(jì)思想在緩沖器內(nèi)部定義一個(gè) 8 9 的存儲空間用于暫存數(shù)據(jù)。初始狀態(tài)讀寫指針 都指向 0號數(shù)寄存器（共 8 個(gè)）。當(dāng)輸入通道打開時(shí)，每來一個(gè)脈沖（由 外部按鍵提供），向緩沖期內(nèi)輸入一個(gè) 9 位的數(shù)，與此同時(shí)內(nèi)部寄存器讀 指針加 1，準(zhǔn)備接受下一個(gè)需要暫存的數(shù)，下一個(gè)脈沖到來，再存一個(gè)數(shù)，讀指針再加1當(dāng)輸出通道打幵時(shí)，每來一個(gè)脈沖輸出一個(gè)

14、9位數(shù)，寫指針加1,準(zhǔn)備輸出下一個(gè)9位數(shù)，同理進(jìn)行下一個(gè)數(shù)的輸出 由于輸入 / 輸出數(shù)據(jù)是按需進(jìn)行的，故設(shè)計(jì)脈沖由按鍵提供，為更好的進(jìn) 行控制，加一個(gè)消抖電路使其每按一次內(nèi)部計(jì)數(shù)確定加 1 。3.2 各部分模塊本設(shè)計(jì)共由三個(gè)部分組成：先入先出緩存器、消抖模塊、分頻器。3.2.1 先入先出緩存器這是整個(gè)設(shè)計(jì)的核心模塊，其輸入輸出端口設(shè)置如下：ready :控制輸出通道，當(dāng)其為1'時(shí)，輸出通道打幵，可以進(jìn)行讀 操作。writey :控制輸入通道，當(dāng)其為 1'時(shí)，輸入通道打開，可以進(jìn)行 寫操作。rdptclr ，wrptclr ：緩沖器內(nèi)部讀寫指針，用于規(guī)范內(nèi)部寄存器（編 號 07）

15、的使用，兩指針初始狀態(tài)都指向 0 寄存器。當(dāng)寫入第一個(gè)數(shù)據(jù)時(shí)， 數(shù)據(jù)存入 0 寄存器，同時(shí)寫指針加 1，指向下一個(gè)寄存器，準(zhǔn)備接受下一 個(gè)將被寫入的數(shù)據(jù)。在需要讀出數(shù)據(jù)時(shí)，打開輸出通道，同時(shí)由脈沖控 制輸出數(shù)據(jù)，每輸出一個(gè)數(shù)據(jù)，讀指針加 1，準(zhǔn)備輸出下一個(gè)數(shù)據(jù)，同時(shí) 輸出數(shù)據(jù)以輸入數(shù)據(jù)的個(gè)數(shù)為頂限。clk ：脈沖控制輸入，控制數(shù)據(jù)的寫入和讀出。data_in ：放置將被輸入的數(shù)據(jù)。data_out ：用于輸出數(shù)據(jù)的通道。readit ：控制讀取輸入數(shù)據(jù)。編寫的程序見附錄。生成元件后如圖 3.1 所示：圖 3.1FIFO 元件圖3.2.2 消抖電路本設(shè)計(jì)用外部按鍵產(chǎn)生脈沖來控制輸入輸出數(shù)據(jù)的個(gè)數(shù)

16、，每一個(gè)脈沖 對應(yīng)一個(gè)數(shù)據(jù)，同時(shí)對應(yīng)內(nèi)部寄存器的移位。為了保證數(shù)據(jù)輸入順序與 數(shù)據(jù)輸出順序完全相同，要保證每按鍵一次只產(chǎn)生一個(gè)脈沖。通常的按 鍵在閉合及斷開的瞬間均伴隨有一連串的抖動。抖動時(shí)間的長短由按鍵 的機(jī)械特性決定，一般為 5ms10ms為確保電路對按鍵的一次閉合僅作 一次處理，必須去除按鍵抖動。軟件消抖的方法為：在檢測出鍵閉合保持后執(zhí)行一個(gè)延時(shí)程序，產(chǎn)生5ms10m啲延時(shí)，讓前延抖動消失后再一次檢測鍵的狀態(tài)，如果仍保持 閉合狀態(tài)電平，則確認(rèn)真正有鍵按下。當(dāng)檢測到按鍵釋放后，也要給 5ms10m啲延時(shí)，待后沿抖動消失才能轉(zhuǎn)入該鍵的處理程序。本課題中用2個(gè)D觸發(fā)器和一個(gè)2輸入與門聯(lián)合實(shí)現(xiàn)。

17、用程序分別編寫D觸發(fā)器和2輸入與門，生成元件，供最后頂層原理圖使用。D觸發(fā)器的程序見附錄，消抖模塊的電路如圖 3.2 所示：圖 3.2 消抖模塊原理圖3.2.3 分頻電路為了配合消抖電路，取延時(shí)為 5ms,即使得采樣頻率為5ms,由此根據(jù) f=1/T，算得脈沖頻率為200Hz，而實(shí)驗(yàn)箱上提供的是20M的時(shí)鐘頻率，故 要對時(shí)鐘進(jìn)行分頻。程序中用內(nèi)部計(jì)數(shù)器計(jì)算到來的脈沖數(shù)，脈沖數(shù)小 于 50000時(shí)輸出為 0，否則輸出為 1，同時(shí)計(jì)到 100000 時(shí)計(jì)數(shù)器清零。同 理，將分頻器生成元件，供頂層原理圖使用。生成元件如圖 3.3 所示：圖 3.3 分頻器元件圖3.2.4 頂層原理圖以上所描述模塊的程

18、序編寫均在同一工程下，由程序生成的元件也在該工程下。用前面所介紹的方法，在該工程下再建一原理圖作為頂層，將所需的元件按照要求進(jìn)行連線，加入輸入輸出處端口并改名。保 存原理圖，并將原理圖置為頂層文件。本設(shè)計(jì)的整體原理圖如圖 3.4 所 示：圖 3.4 整體原理圖4 仿真及硬件調(diào)試4.1 緩沖器仿真用前面所描述的方法進(jìn)入仿真界面，得到某個(gè)激勵(lì)條件下的仿真圖如圖 4.1 ：圖 4.1 仿真圖4.2 緩存器硬件測試按照軟件用法中的步驟將程序?qū)雽?shí)驗(yàn)箱上，接通電源，用按鍵來控制 它的脈沖輸入，用撥碼開關(guān)來控制它的輸入序列，用發(fā)光二極管作為它 的輸出，以觀察燈的的變化來觀察FIFO 的輸出。在調(diào)試過程中出

19、現(xiàn)了部分問題，由于輸入的管腳比較多，也用了很多撥碼開關(guān)，在設(shè)置時(shí)，要 小心區(qū)分。5 心得體會通過這次的課設(shè)，我認(rèn)識到了Quartus U軟件的功能非常強(qiáng)大，對于很多關(guān)于數(shù)電方面的元器件都可以用它來實(shí)現(xiàn)，這使得我們在使用的時(shí) 候非常方便及多變。我也熟悉了Quartus U的工作環(huán)境，可以很熟練的對Quartus U進(jìn)行常規(guī)的操作，快速進(jìn)行程序編輯和仿真。本文次課設(shè)利用 Quartus U設(shè)計(jì)FIFO先進(jìn)先出緩存器，方法簡單、快捷。在本次的課程設(shè)計(jì)中，由于沒有完全讀懂課設(shè)要求，導(dǎo)致設(shè)計(jì)出來的FIFO的功能沒有完全達(dá)到要求，使我對自己的學(xué)習(xí)態(tài)度有了反思。讀課設(shè)要求，寫程序，直到完成硬件調(diào)試都需要認(rèn)真

20、對待，每一步都不能 放松，否則都可能導(dǎo)致整個(gè)設(shè)計(jì)失敗。參考文獻(xiàn)1 張亦華,延明，肖冰.數(shù)字邏輯設(shè)計(jì)實(shí)驗(yàn)技術(shù)與 EDA工具.北京：北京郵 電大學(xué)出版社 ,20032 陳小毛，胡機(jī)秀.新編數(shù)字電路與EDA技術(shù).北京：國防工業(yè)出版社， 20083 夏路易.基于EDA勺電子技術(shù)課程設(shè)計(jì).北京：電子工業(yè)出版社， 2009.4 宋嘉玉，孫麗霞.EDA實(shí)用技術(shù).北京：人民郵電出版社，2006. 齊洪喜，陸穎.VHDL電路設(shè)計(jì)實(shí)用技術(shù).北京：清華大學(xué)出版社， 2004.附錄FIFIO 勺程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_uns

21、igned.all;entitykesheisport(clk ， ready ， writey ， readit ， rdptclr ， wrptclr:instd_logic;data_out:outstd_logic_vector(8downto0);end;data_in:instd_logic_vector(8downto0);architecturearhofkesheis componentnclk port(clk:instd_logic;clk1:bufferstd_logic);endcomponent;componentanjian port(clk:instd_logi

22、c;d:instd_logic_vector(0to4);q:outstd_logic_vector(0to4);endcomponent;componentcpu port(q:std_logic_vector(0to4);data_out:outstd_logic_vector(8downto0);endcomponent;data_in:instd_logic_vector(8downto0);signalq1:std_logic_vector(0to4);signalc1:std_logic;begina1:nclkportmap(clk=>clk,clk1=>c1);a2

23、:anjianportmap(clk=>c1,d(0)=>ready,d(1)=>writey,d(2)=>rdptclr,d(3)=>wrptclr,d(4)=>readit,q=>q1);a3:cpuportmap(q=>q1,data_out=>data_out,data_in=>data_in);end ;cpu 程序：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycpuisport(q:std_logic_vector(

24、0to4);data_in:instd_logic_vector(8downto0);data_out:outstd_logic_vector(8downto0);end;architecturearhofcpuissignalrdinc:integerrange0to7;signalwrinc:integerrange0to7;signaldata0,data1,data2,data3,data4,data5,data6,data7:std_logic_vector(8downto0);beginp1:process(q)beginifq(2)='1'thenrdinc<

25、;=0;elsifq(0)='1'thenifrising_edge(q(4)thencaserdinciswhen0=>data_out<=data0;when1=>data_out<=data1;when2=>data_out<=data2;when3=>data_out<=data3;when4=>data_out<=data4;when5=>data_out<=data5;when6=>data_out<=data6;when7=>data_out<=data7;endcas

26、e;rdinc<=rdinc+1;endif;elsifq(0)='0'thendata_out<="ZZZZZZZZZ"endif;endprocess;p2:process(q)begin ifq(3)='1'thenwrinc<=0;elsifq(3)='0'thenifrising_edge(q(1)then casewrincis when0=>data0<=data_in;when1=>data1<=data_in;when2=>data2<=data_in;when3=>data3<=