基于FPGA的FIR數(shù)字濾波器的設(shè)計(jì)--論文

1、北華大學(xué)畢業(yè)設(shè)計(jì)（論文）摘要本文主要研究基于FPGA的有限長(zhǎng)脈沖響應(yīng)濾波器設(shè)計(jì)。有限長(zhǎng)脈沖響應(yīng)濾波器即FIR濾波器，其設(shè)計(jì)方法主要包括時(shí)窗函數(shù)法、頻率采樣法、等波紋最佳逼近法。應(yīng)用MATLAB軟件，分別用這三種方法設(shè)計(jì)256階FIR低通濾波器，并進(jìn)行比較分析。然后使用MATLAB中自帶的濾波器設(shè)計(jì)工具FDATool并用等波紋法設(shè)計(jì)256階低通濾波器。設(shè)計(jì)好FIR低通濾波器的系數(shù)后，對(duì)FIR低通濾波器的FPGA實(shí)現(xiàn)進(jìn)行了研究。EDA技術(shù)的發(fā)展和大規(guī)?？删幊踢壿嬈骷膽?yīng)用，使得數(shù)字信號(hào)處理借助于FPGA實(shí)現(xiàn)變?yōu)榭赡?。為了?shí)現(xiàn)這一目標(biāo)，本文討論了FPGA器件的結(jié)構(gòu)、特點(diǎn)和分布式算法實(shí)現(xiàn)FIR濾波器的

2、可行性，然后給出了基于并行分布式算法的FIR濾波器的VHDL描述，最后借助于QUARTUSII進(jìn)行了綜合和仿真，并取得了成功。關(guān)鍵詞：分布式算法；FIR數(shù)字濾波器；FPGAAbstractThis research is mainly based on the FPGA finite impulse response filter design. Finite impulse response filter, FIR filter, the design method include window function method, frequency sampling method, the

3、optimal approximation corrugated. Application of MATLAB software, these three methods are applied to design of 256 order FIR low-pass filter, and a comparative analysis. Then use the filter design tool with MATLAB - FDATool and equiripple design method of 256 order low-pass filter. Factor design FIR

4、 low pass filter, FPGA low pass filter of FIR were studied. The development of EDA technology and extensive application of programmable logic devices, the application of digital signal processing on FPGA is possible. In order to achieve this goal, this paper discusses the feasibility of FIR filter r

5、ealization structure, characteristic and distributed algorithm for FPGA devices, and then gives the description of the FIR filter parallel distributed algorithm based on VHDL, finally with the help of QUARTUSII were synthesized and simulated, and success.Key Words：Distributed Algorithm; FIR Digital

6、Filter;FPGA- 2 -目錄摘要1Abstract2引言11 FIR數(shù)字濾波器設(shè)計(jì)21.1 FIR數(shù)字濾波器21.1.1 數(shù)字濾波器簡(jiǎn)介21.1.2 FIR數(shù)字濾波器31.1.3 FIR數(shù)字濾波器的結(jié)構(gòu)51.2 FIR數(shù)字濾波器設(shè)計(jì)方法71.2.1 時(shí)窗函數(shù)法71.2.2 頻率采樣法91.2.3 等波紋最佳逼近法111.2.4 三種設(shè)計(jì)方法的比較121.2.5 使用FDATool設(shè)計(jì)FIR數(shù)字濾波器122 EDA技術(shù)與分布式算法142.1 EDA技術(shù)簡(jiǎn)介142.1.1 EDA技術(shù)簡(jiǎn)介142.1.2 FPGA介紹142.1.3 用FPGA設(shè)計(jì)濾波器的優(yōu)點(diǎn)142.2 FPGA設(shè)計(jì)方法152

7、.3 分布式算法152.3.1 分布式算法基礎(chǔ)152.3.2 并行的分布式算法162.3.3 串行的分布式算法173 并行FIR數(shù)字濾波器的設(shè)計(jì)183.1 頂層文件的設(shè)計(jì)183.2 并行FIR各個(gè)模塊的設(shè)計(jì)193.2.1 輸入數(shù)據(jù)預(yù)處理模塊193.2.2 加模塊203.2.3 查找表模塊213.2.4 減法器模塊233.2.5 移位累加器模塊243.2.6 輸出處理模塊253.3 頂層綜合與仿真26結(jié)論28參 考 文 獻(xiàn)29附錄A頂層例化圖及程序代碼30致謝35北華大學(xué)畢業(yè)設(shè)計(jì)（論文）引言近年來(lái)，隨著數(shù)字信號(hào)處理技術(shù)的發(fā)展和數(shù)字集成電路的廣泛應(yīng)用，越來(lái)越多的工程領(lǐng)域在將模擬信號(hào)轉(zhuǎn)為數(shù)字信號(hào)后，

8、面臨的首要任務(wù)即是濾除干擾信號(hào)，濾波的好壞直接決定著系統(tǒng)能不能得到有用的信號(hào)，因此濾波在數(shù)字信號(hào)處理中處于基礎(chǔ)性的地位。同時(shí)，計(jì)算機(jī)技術(shù)的發(fā)展為數(shù)字濾波器的設(shè)計(jì)與仿真提供了便利。例如，使用MATLAB軟件即可在很短的時(shí)間內(nèi)就能設(shè)計(jì)性能很高的數(shù)字濾波器，并且還可以進(jìn)行模擬仿真，這使得我們可以在硬件實(shí)現(xiàn)以前對(duì)系統(tǒng)的性能可以有個(gè)初步的感性認(rèn)識(shí)。此外，大規(guī)?？删幊踢壿嬈骷膽?yīng)用，為數(shù)字濾波器的硬件實(shí)現(xiàn)提供了新的方式，在設(shè)計(jì)合理的情況下，能提高數(shù)字濾波器的工作速度，并且還能節(jié)省資源和功耗?；诖?，本文將充分利用便捷的EDA技術(shù)，采用MATLAB進(jìn)行FIR數(shù)字濾波器的設(shè)計(jì)和仿真，并研究使用VHDL進(jìn)行硬件

9、描述，然后在FPGA上開(kāi)發(fā)的可行性。通過(guò)本文，可以感受到計(jì)算機(jī)技術(shù)帶給數(shù)字濾波系統(tǒng)設(shè)計(jì)的快捷與便利。1 FIR數(shù)字濾波器設(shè)計(jì)1.1 FIR數(shù)字濾波器數(shù)字濾波器在數(shù)字信號(hào)處理中屬于預(yù)處理的部分，因而起著基礎(chǔ)性的作用，數(shù)字濾波器包括IIR和FIR數(shù)字濾波器。數(shù)字濾波器具有精度高、穩(wěn)定性好、靈活性強(qiáng)、不要求阻抗匹配，易于修改等特點(diǎn)。下面將首先介紹一下數(shù)字濾波器，然后重點(diǎn)討論FIR數(shù)字濾波器的設(shè)計(jì)原理和結(jié)構(gòu)。1.1.1 數(shù)字濾波器簡(jiǎn)介一個(gè)簡(jiǎn)單的數(shù)字濾波系統(tǒng)如圖1.1所示。圖中，x(t)為模擬信號(hào)，經(jīng)過(guò)A/D轉(zhuǎn)換器后變?yōu)橐粋€(gè)有著先后順序的數(shù)字序列x(n)。然后x(n)通過(guò)數(shù)字濾波系統(tǒng)H(z)，即得到數(shù)字

10、濾波器的輸出y(n)。H(z)為該數(shù)字濾波系統(tǒng)的單位脈沖響應(yīng)h(n)的Z變換，即： (1.1)如果h(n)為無(wú)限長(zhǎng)序列，那么得到的數(shù)字濾波器是IIR數(shù)字濾波器，又稱(chēng)遞歸濾波器；反之，如果h(n)為有限長(zhǎng)序列，那么得到的數(shù)字濾波器是FIR濾波器，也稱(chēng)非遞歸濾波器。一個(gè)線形時(shí)不變因果濾波器可以表示為： (1.2)其中N是h(n)的長(zhǎng)度，也就是濾波器的長(zhǎng)度。濾波器的階數(shù)為N-1。圖1.1 數(shù)字濾波系統(tǒng) IIR濾波器主要是基于對(duì)模擬濾波器如巴特沃斯濾波器、橢圓濾波器等的幅頻響應(yīng)進(jìn)行逼近，而其相頻響應(yīng)是非線性的。與IIR濾波器不同，F(xiàn)IR濾波器可以把相位特性設(shè)計(jì)成線性。這使得FIR數(shù)字濾波器在信號(hào)無(wú)失真

11、傳輸、數(shù)據(jù)通信、圖像傳輸與處理、語(yǔ)音信號(hào)處理等有線性相位要求的領(lǐng)域應(yīng)用廣泛。FIR濾波器的優(yōu)點(diǎn)是軟硬件實(shí)現(xiàn)結(jié)構(gòu)簡(jiǎn)單，不用考慮系統(tǒng)的穩(wěn)定性問(wèn)題；缺點(diǎn)是實(shí)現(xiàn)較高性能的頻率響應(yīng)需要較高的濾波器階數(shù)。1.1.2 FIR數(shù)字濾波器因?yàn)榫€性相位FIR濾波器的廣泛應(yīng)用，本文將先討論如何實(shí)現(xiàn)線性相位FIR濾波器。將代入式（1.2）中，得到： (1.3)是復(fù)數(shù)，因此可以表示成如下形式： (1.4) 式中，是實(shí)函數(shù)，稱(chēng)為幅度特性函數(shù)，是相位特性函數(shù)。當(dāng)滿(mǎn)足: (1.5)是初始相位，是常數(shù)。此濾波器具有廣義的線性相位，變換（1.5）式為： (1.6)因?yàn)椋?.6）式可知， 不是常量。所以，當(dāng)不同頻率的信號(hào)通過(guò)該濾波

12、器時(shí)，便會(huì)產(chǎn)生相位的失真。不過(guò)通常較小，相比來(lái)說(shuō)小得多，由引起的相位失真可忽略不計(jì)。在（1.5）式中，當(dāng)時(shí)，是常量，這時(shí)濾波器有嚴(yán)格的線性相位，也就是說(shuō)對(duì)于不同頻率的信號(hào)，通過(guò)此濾波器都會(huì)有恒定的延遲，而不產(chǎn)生相位的失真。將式（1.3），（1.4），（1.5）聯(lián)立，可得 (1.7a) (1.7b)將（1.7a）式與(1.7b）式做除法，消去 ，得到：=0 (1.8)當(dāng)時(shí)，式（1.8）則變?yōu)椋?0 (1.9)觀察可知，如果對(duì)求和區(qū)間的中心是奇對(duì)稱(chēng)的，那么（1.9）式成立。因?yàn)槭菍?duì)奇對(duì)稱(chēng)的，令對(duì)偶對(duì)稱(chēng)，這樣就能夠滿(mǎn)足對(duì)求和區(qū)間中心奇對(duì)稱(chēng)的要求了，因此（1.9）式成立。當(dāng)時(shí)，式（1.8）變?yōu)? (1

13、.10)如果對(duì)于是奇對(duì)稱(chēng)的，且對(duì)于是偶對(duì)稱(chēng)的，那么（1.10）式成立?；陂L(zhǎng)度N的奇偶區(qū)別和的對(duì)稱(chēng)不同，線性相位FIR數(shù)字濾波器的幅度頻率特性就會(huì)不同，因此所實(shí)現(xiàn)的濾波器的功能也會(huì)不同，具體如表1.1所示。第三列的性能指標(biāo)是能夠得到實(shí)現(xiàn)的濾波器的。表1.1 四種類(lèi)型的線性相位濾波器I型N是奇數(shù)高通、低通、帶阻、帶通II型N是偶數(shù)低通、帶通III型N是奇數(shù)帶通IV型N是偶數(shù)高通、帶通1.1.3 FIR數(shù)字濾波器的結(jié)構(gòu)根據(jù)實(shí)現(xiàn)FIR數(shù)字濾波器的算法的不同，可以把FIR數(shù)字濾波器的結(jié)構(gòu)劃分為四種基本形式，分別是直接型、級(jí)聯(lián)型、頻率采樣型和快速卷積型。本論文中主要對(duì)前兩種結(jié)構(gòu)進(jìn)行討論。直接型結(jié)構(gòu)根據(jù)式

14、子（1.2）可以直接畫(huà)出濾波器的直接型結(jié)構(gòu)。如圖1.2所示是FIR數(shù)字濾波器的直接型結(jié)構(gòu)。對(duì)于這種結(jié)構(gòu)來(lái)說(shuō)，一個(gè)長(zhǎng)度是N的FIR數(shù)字濾波器，每當(dāng)有一個(gè)輸出數(shù)據(jù)的產(chǎn)生，就會(huì)經(jīng)過(guò)N次的乘法和N-1次的加法。對(duì)于要使用FPGA來(lái)實(shí)現(xiàn)的FIR數(shù)字濾波器，這樣的結(jié)果明顯不能滿(mǎn)足人們的要求。圖1.2 直接型結(jié)構(gòu)于是本論文做出了相應(yīng)的改進(jìn)，這種改進(jìn)是基于線性相位的FIR數(shù)字濾波器的。以嚴(yán)格線性相位，N為偶數(shù)的FIR濾波器為例，如圖1.3所示。圖1.3 直接型的改進(jìn)因?yàn)殛P(guān)于對(duì)稱(chēng)，我們可以將經(jīng)過(guò)延時(shí)環(huán)節(jié)的位置關(guān)于對(duì)稱(chēng)的數(shù)據(jù)預(yù)先相加，然后可以再乘以相應(yīng)的濾波器系數(shù)進(jìn)行累加，然后會(huì)得出最后的輸出結(jié)果。這樣，每當(dāng)有一

15、個(gè)輸出產(chǎn)生，就會(huì)經(jīng)過(guò)次的乘法以及次的加法，和原來(lái)相比減少了次的乘法。級(jí)聯(lián)型結(jié)構(gòu)對(duì)式子（1.2）進(jìn)行因式分解，并且把零點(diǎn)共軛的因式放在一起，這樣就得到了若干個(gè)一階子式以及二階子式，將這些一階子式看作是二階子式的一個(gè)特例，那么系統(tǒng)函數(shù)就可以表示為： (1.11)如圖1.4所示是FIR數(shù)字濾波器的級(jí)聯(lián)型結(jié)構(gòu)。圖1.4 級(jí)聯(lián)型結(jié)構(gòu)從上圖中可以看出，級(jí)聯(lián)型結(jié)構(gòu)每有一個(gè)輸出產(chǎn)生，就需要次的乘法以及次的加法。級(jí)聯(lián)型結(jié)構(gòu)的最大特點(diǎn)是可以分別對(duì)每個(gè)子系統(tǒng)的零點(diǎn)之值進(jìn)行獨(dú)立調(diào)整。如果需要濾波器的零點(diǎn)位置精確控制時(shí)，往往采用這種級(jí)聯(lián)型的結(jié)構(gòu)。1.2 FIR數(shù)字濾波器設(shè)計(jì)方法FIR數(shù)字濾波器的設(shè)計(jì)主要有三種方法：時(shí)窗

16、函數(shù)法、頻率采樣法以及等波紋最佳逼近法。以下將分別討論這三種方法的設(shè)計(jì)原理，然后給出設(shè)計(jì)步驟，最后再比較一下用以上三種方法設(shè)計(jì)濾波器時(shí)產(chǎn)生的優(yōu)缺點(diǎn)。1.2.1 時(shí)窗函數(shù)法一個(gè)理想的低通數(shù)字濾波器的幅頻特性如圖1.5所示。的表達(dá)式為 （1.12）圖1.5 理想低通濾波器頻譜圖對(duì)進(jìn)行離散傅里葉逆變換，得到 （1.13）是一個(gè)關(guān)于對(duì)稱(chēng)的無(wú)限長(zhǎng)的序列，是系統(tǒng)的單位脈沖響應(yīng)，這說(shuō)明此系統(tǒng)是非因果的，在物理上是不可以實(shí)現(xiàn)的。為了能夠得到一個(gè)可實(shí)現(xiàn)的系統(tǒng)，可以把一部分截取出來(lái)，并按順序右移，使其成為一個(gè)因果的有限長(zhǎng)序列。這種方法就好比在時(shí)域打開(kāi)一個(gè)窗口一樣，因此這種方法被稱(chēng)為時(shí)窗法。由此可見(jiàn)，使用這種方法截

17、取的序列越長(zhǎng)，對(duì)理想的幅頻特性逼近的就越好。常見(jiàn)的時(shí)窗函數(shù)有矩形窗、漢寧窗、漢明窗、布萊克曼窗、凱塞窗等等。以上五種窗函數(shù)的主要參數(shù)如表1.2所示。表1.2 五種窗函數(shù)參數(shù)表窗函數(shù)主瓣寬度/rad旁瓣水平/db過(guò)渡帶寬度/rad阻帶最小衰減/db矩形窗-1321漢寧窗-3144漢明窗-4153布萊克曼窗-5774凱塞窗（=7.865）-5780設(shè)計(jì)一個(gè)好的時(shí)窗函數(shù)的要求：A.主瓣寬度盡可能地小。B.旁瓣水平相對(duì)于主瓣來(lái)說(shuō)也盡可能地小。但是這兩個(gè)標(biāo)準(zhǔn)之間是有矛盾的，也就是說(shuō)主瓣寬度越大，旁瓣水平才可能越低。因此實(shí)際設(shè)計(jì)濾波器時(shí)我們只能在這兩個(gè)標(biāo)準(zhǔn)之間作出權(quán)衡，針對(duì)具體問(wèn)題，找出一個(gè)適合的時(shí)窗函數(shù)

18、。用時(shí)窗函數(shù)法設(shè)計(jì)的FIR濾波器通帶波紋幅度近似等于阻帶波紋幅度。一般阻帶最小衰減達(dá)到40dB以上，則通帶最大衰減就小于0.1dB。最后，對(duì)利用時(shí)窗函數(shù)設(shè)計(jì)FIR數(shù)字濾波器的步驟進(jìn)行總結(jié)如下：A通過(guò)所需設(shè)計(jì)的FIR數(shù)字濾波器的類(lèi)型如高通、低通、帶阻、帶通，對(duì)線性相位數(shù)字濾波器的類(lèi)型進(jìn)行確定。B通過(guò)FIR數(shù)字濾波器的（阻帶衰減），對(duì)窗函數(shù)的類(lèi)型進(jìn)行選擇，然后通過(guò)過(guò)渡帶寬度對(duì)時(shí)窗函數(shù)的長(zhǎng)度進(jìn)行確定以及對(duì)線性相位條件進(jìn)行修改。C對(duì)理想FIR數(shù)字濾波器的頻率響應(yīng)函數(shù)進(jìn)行確定，其中是幅度特性函數(shù)，是相位特性函數(shù)。D對(duì)理想的FIR數(shù)字濾波器的單位脈沖響應(yīng)進(jìn)行計(jì)算并得出結(jié)果，也就是。E加窗后得到設(shè)計(jì)的結(jié)果，

19、也就是。1.2.2 頻率采樣法頻率采樣法是一種基于頻率域抽樣來(lái)逼近所要設(shè)計(jì)的FIR濾波器的頻率特性的一種方法。頻率設(shè)計(jì)法的基本設(shè)計(jì)流程如圖1.6所示。圖1.6 頻率設(shè)計(jì)法流程為了保證能夠具有線性相位條件，其單位采樣響應(yīng)是實(shí)序列，且滿(mǎn)足條件。對(duì)于偶對(duì)稱(chēng)的情況來(lái)說(shuō)，線性相位的條件如下： (1.14) (1.15)令代入式（1.14）、（1.15），得到 (1.16)式中， ，N為奇數(shù) ，N為偶數(shù)。在各采樣點(diǎn)上頻率響應(yīng)函數(shù)與相等，而各采樣值之間的內(nèi)插函數(shù)疊加形成了各采樣點(diǎn)之間的值，因此會(huì)有相應(yīng)的逼近誤差，理想頻率響應(yīng)的曲線形狀決定了誤差的大小。變化越陡的各采樣點(diǎn)間的理想頻率特性，就會(huì)引起越大的理想值

20、與內(nèi)插值之間的誤差，因此在理想的頻率響應(yīng)特性的不連續(xù)點(diǎn)的附近，就產(chǎn)生了波紋和肩峰；相反，變化越平緩的理想頻率響應(yīng)特性，則內(nèi)插值與理想值就會(huì)越接近，逼近誤差就會(huì)變小。因此，可以在理想的頻率響應(yīng)特性的阻帶與通帶之間設(shè)置一個(gè)過(guò)渡帶，從而使逼近誤差盡可能減小。如表1.3所示的是過(guò)渡帶的采樣點(diǎn)個(gè)數(shù)m和所要設(shè)計(jì)的FIR數(shù)字濾波器的阻帶最小衰減之間的關(guān)系。此外采樣點(diǎn)數(shù)m與過(guò)渡帶的帶寬之間的關(guān)系式為： (1.17)表1.3 過(guò)渡帶采樣點(diǎn)數(shù)與阻帶最小衰減的關(guān)系m0123/dB20445465758595綜上，頻率采樣法的設(shè)計(jì)步驟為：A過(guò)渡帶的樣點(diǎn)數(shù)m是通過(guò)阻帶最小衰減來(lái)進(jìn)行確定的。B根據(jù)（過(guò)渡帶寬度）的要求，對(duì)

21、濾波器的長(zhǎng)度進(jìn)行估算。C一般是通過(guò)具有理想頻率特性，并且滿(mǎn)足相應(yīng)的線性相位的要求來(lái)構(gòu)造期望逼近的頻率響應(yīng)函數(shù) 的。D對(duì)進(jìn)行頻域等間隔N點(diǎn)采樣，得到。E對(duì)進(jìn)行N點(diǎn) 離散傅里葉逆變換，得到。1.2.3 等波紋最佳逼近法等波紋最佳逼近法的設(shè)計(jì)原則是使最大誤差盡可能的最小化。最大誤差的最小化能夠讓整個(gè)逼近頻段上均勻分布著幅度誤差，也就是說(shuō)要設(shè)計(jì)的FIR數(shù)字濾波器在阻帶和通帶范圍內(nèi)的幅度特性是等波紋的，并且能夠分別對(duì)阻帶和通帶的波紋幅度進(jìn)行獨(dú)立控制，如果在給定長(zhǎng)度的濾波器的情況下，幅度波紋加權(quán)后的誤差是最小的。定義幅度誤差的加權(quán)函數(shù)為 (1.18)式中是幅度誤差的加權(quán)函數(shù)，用來(lái)對(duì)不同頻帶的幅度

22、逼近誤差進(jìn)行控制。一般情況下，在要求逼近精度高的頻帶取值大，而要求逼近誤差精度低的頻帶，取值小。設(shè)計(jì)過(guò)程中是由設(shè)計(jì)者根據(jù)阻帶最小衰減和通帶最大衰減的指標(biāo)要求取定的已知函數(shù)。對(duì)于FIR數(shù)字低通濾波器，常取: (1.19)式中，和分別為FIR數(shù)字濾波器設(shè)計(jì)指標(biāo)中阻帶和通帶的振蕩波紋幅度，其中k是正的系數(shù)。濾波器的阻帶最小衰減和通帶最大衰減與阻帶和通帶的振蕩波紋幅度和之間的換算關(guān)系為： (1.20) (1.21)用等波紋最佳逼近法設(shè)計(jì)FIR數(shù)字濾波器的關(guān)鍵，在于如何得到數(shù)字濾波器的系數(shù)向量，從而能夠使得在阻帶和通帶頻帶內(nèi)的最大絕對(duì)值幅度誤差是最小的。Parks McClellan（帕克斯-麥克萊倫）

23、采用了雷米茲交替算法，該算法是基于交替定理的。為了能夠求得濾波器的系數(shù)向量使用了逐次迭代逼近的運(yùn)算方法，從而實(shí)現(xiàn)了等波紋最佳逼近法的設(shè)計(jì)方法。 一般情況下，估算濾波器的長(zhǎng)度N的凱塞經(jīng)驗(yàn)公式為： (1.22)綜上所述，以下給出了通過(guò)等波紋最佳逼近法設(shè)計(jì)FIR數(shù)字濾波器的具體步驟：A通過(guò)FIR數(shù)字濾波器的設(shè)計(jì)指標(biāo)要求： （阻帶最小衰減）、（通帶最大衰減）、邊界頻率等，對(duì)濾波器的長(zhǎng)度進(jìn)行估計(jì)，并對(duì)幅度誤差加權(quán)函數(shù)進(jìn)行確定。B根據(jù)雷米茲交替算法，對(duì)所要設(shè)計(jì)的FIR數(shù)字濾波器的單位脈沖響應(yīng)進(jìn)行估算。1.2.4 三種設(shè)計(jì)方法的比較時(shí)窗函數(shù)法和頻率采樣法，兩種方法設(shè)計(jì)起來(lái)簡(jiǎn)單方便，容易實(shí)現(xiàn)，缺點(diǎn)是不能夠精確

24、指定濾波器的邊界頻率和，并且不能夠分別控制通帶和阻帶波紋。等波紋最佳逼近法能夠分別獨(dú)立控制通帶和阻帶波紋，確定邊界頻率，并且所設(shè)計(jì)的濾波器的階數(shù)與前兩種方法相比要少。所以本文用等波紋最佳逼近法對(duì)FIR數(shù)字濾波器進(jìn)行設(shè)計(jì)。1.2.5 使用FDATool設(shè)計(jì)FIR數(shù)字濾波器根據(jù)以上三種方法比較的結(jié)果，我們使用MATLAB軟件中自帶的數(shù)字濾波器設(shè)計(jì)工具FDATool進(jìn)行數(shù)字濾波器系數(shù)的設(shè)定和輸出。FDATool界面如圖1.7所示：圖1.7 FDATool界面Response type選擇低通，選中FIR類(lèi)型，再選擇等波紋，并且將濾波器的階數(shù)設(shè)置為256階。然后選擇歸一化頻率，通帶截止頻率選擇0.2，

25、阻帶截止頻率選擇0.4，通帶最小衰減選擇1db，阻帶最小衰減選擇47db，點(diǎn)擊DESIGN FILTER按鍵，即可設(shè)計(jì)FIR濾波器了。最后得到濾波器的系數(shù)如1.23所示。 （1.23） 2 EDA技術(shù)與分布式算法2.1 EDA技術(shù)簡(jiǎn)介2.1.1 EDA技術(shù)簡(jiǎn)介EDA的意思是電子設(shè)計(jì)自動(dòng)化，是Electronic Design Automation 的縮寫(xiě)，也就是通過(guò)計(jì)算機(jī)對(duì)電子系統(tǒng)自動(dòng)完成設(shè)計(jì)。EDA技術(shù)的先導(dǎo)是微電子技術(shù)和計(jì)算機(jī)，它匯集了計(jì)算機(jī)邏輯學(xué)、圖形學(xué)、結(jié)構(gòu)學(xué)、微電子工藝與計(jì)算數(shù)學(xué)以及拓?fù)涞榷喾N先進(jìn)的計(jì)算機(jī)應(yīng)用學(xué)科技術(shù)的最新成果?，F(xiàn)代電子設(shè)計(jì)技術(shù)的核心就是EDA技術(shù)，它通過(guò)EDA工具軟

26、件平臺(tái)配合功能強(qiáng)大的計(jì)算機(jī)，對(duì)以HDL語(yǔ)言（硬件描述語(yǔ)言）為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯的編譯、化簡(jiǎn)、分割、綜合，以及邏輯優(yōu)化和仿真測(cè)試，乃至實(shí)現(xiàn)既定的電子線路系統(tǒng)功能。2.1.2 FPGA介紹FPGA是現(xiàn)場(chǎng)可編程們列陣的縮寫(xiě)。它使用了可編程的查找表(Look Up Table,LUT)結(jié)構(gòu),其中LUT是可編程的最小的邏輯構(gòu)成單元。LUT示意圖如圖2.1所示。圖2.1 查找表結(jié)構(gòu)圖2.1.3 用FPGA設(shè)計(jì)濾波器的優(yōu)點(diǎn)用FPGA設(shè)計(jì)簡(jiǎn)單且成本很小，可靠性良好。不需要測(cè)試。具體主要有點(diǎn)如下：1、設(shè)計(jì)簡(jiǎn)單：當(dāng)設(shè)計(jì)失敗時(shí)，只要對(duì)FPGA重新編程就可以，這試工程設(shè)計(jì)變得更加靈活2、穩(wěn)

27、定性好：FPGA可把很多設(shè)計(jì)集中在一個(gè)芯片，所以系統(tǒng)穩(wěn)定性很好。3、功能豐富：FPGA片內(nèi)組件門(mén)數(shù)高，現(xiàn)今最高已達(dá)千萬(wàn)門(mén)的芯片。4、較快的運(yùn)行速度：FPGA具有很高的訓(xùn)傳速度，一般在上百兆赫茲，所以可以滿(mǎn)足大型系統(tǒng)的設(shè)計(jì)要求。5、成本小：FPGA不用進(jìn)行測(cè)試，且開(kāi)發(fā)容易，省時(shí)省力，所以降低了成本。2.2 FPGA設(shè)計(jì)方法傳統(tǒng)數(shù)字系統(tǒng)的設(shè)計(jì)一般是從選擇具體的元器件開(kāi)始，通過(guò)這些元器件對(duì)邏輯電路進(jìn)行設(shè)計(jì)，完成系統(tǒng)中各獨(dú)立功能模塊的設(shè)計(jì)，再把各模塊連接起來(lái)，組裝成整個(gè)硬件系統(tǒng)。這種設(shè)計(jì)過(guò)程是自下而上的，它的優(yōu)點(diǎn)是符合硬件工程師的設(shè)計(jì)習(xí)慣，缺點(diǎn)是在底層進(jìn)行設(shè)計(jì)時(shí)對(duì)把握整個(gè)系統(tǒng)的總體性能的缺乏，在完成整

28、個(gè)系統(tǒng)的設(shè)計(jì)之后，如果發(fā)現(xiàn)系統(tǒng)的性能并不能夠滿(mǎn)足我們的要求，這樣修改起來(lái)就會(huì)困難許多，因此設(shè)計(jì)的周期就會(huì)過(guò)長(zhǎng)。和上面的設(shè)計(jì)思路不同的是，自頂向下的設(shè)計(jì)思路也就是對(duì)最高層的設(shè)計(jì)，將整個(gè)的系統(tǒng)分別看作是單個(gè)模塊，該模塊包含了輸入和輸出端口。并在系統(tǒng)的層次上對(duì)其性能進(jìn)行描述，再通過(guò)系統(tǒng)的仿真，對(duì)其進(jìn)行性能優(yōu)化，然后可以把這個(gè)系統(tǒng)的模塊進(jìn)一步劃分為各個(gè)子功能模塊，再對(duì)每一個(gè)子功能模塊進(jìn)行描述，同時(shí)進(jìn)行相關(guān)的仿真，最后通過(guò)FPGA開(kāi)發(fā)工具提供的邏輯綜合軟件自動(dòng)地綜合到特定元器件上，從而完成設(shè)計(jì)工作。采用自頂向下的設(shè)計(jì)方法，可以從一開(kāi)始就掌握要實(shí)現(xiàn)的系統(tǒng)的性能，再結(jié)合要實(shí)現(xiàn)的系統(tǒng)的具體性能要求，通過(guò)調(diào)整，

29、直接進(jìn)行性能的優(yōu)化。隨著設(shè)計(jì)層次的向下進(jìn)行，系統(tǒng)的性能參數(shù)將進(jìn)一步得到細(xì)化，并隨時(shí)根據(jù)需要進(jìn)行調(diào)整，從而保證了設(shè)計(jì)的正確性，大大縮短了設(shè)計(jì)的周期，并且隨著系統(tǒng)的擴(kuò)大，這種設(shè)計(jì)方法的優(yōu)勢(shì)會(huì)變得更加明顯。2.3 分布式算法2.3.1 分布式算法基礎(chǔ)分布式算法（Distributed Arithmetic,DA）是很重要的一項(xiàng)FPGA技術(shù)，它在計(jì)算乘積和時(shí)得到了廣泛的應(yīng)用： (2.1)這種算法可用于全部有乘累加運(yùn)算的地方，比如濾波器、卷積、相關(guān)、DFT等。式（2.1）表示的是一個(gè)線性時(shí)不變網(wǎng)絡(luò)的輸出。假設(shè)是常量，是變量。對(duì)于有符號(hào)DA系統(tǒng)，可表示為： (2.2）將式（3.2）代入式（3.1），得 （

30、2.3）其中x(n)為（B+1）位，稱(chēng)為位乘積,其中b=0,B+1。函數(shù)的實(shí)現(xiàn)方法是利用一個(gè)查找表結(jié)構(gòu)（LUT）實(shí)現(xiàn)映射，預(yù)先設(shè)定程序的LUT接收一個(gè)N位的輸入向量，輸出為，各個(gè)映射都是相應(yīng)的二次冪加權(quán)累加，最后得到一次濾波的結(jié)果。根據(jù)上面的分析可知，分布式算法是將乘法運(yùn)算轉(zhuǎn)換成基于查找表結(jié)構(gòu)的移位相加算法，從而實(shí)現(xiàn)多個(gè)乘法運(yùn)算操作。在被乘數(shù)的位數(shù)較少的情況下，相比直接的乘法器結(jié)構(gòu)，這種算法有明顯的速度和算法優(yōu)勢(shì)。這種算法尤其是在乘法器資源很少的FPGA器件中有很大的應(yīng)用前景。2.3.2 并行的分布式算法分布式算法有并行和串行兩種實(shí)現(xiàn)方式。如圖2.4所示是并行的實(shí)現(xiàn)方式的算法結(jié)構(gòu)。圖中求和結(jié)果

31、的輸出與ROM的輸出都加上了虛線框，它們都是流水線寄存器。上下級(jí)流水線寄存器之間的數(shù)字電路并不用考慮它們本身的延遲而直接按照時(shí)鐘頻率工作即可，這樣就增加了整個(gè)系統(tǒng)的工作頻率，從而運(yùn)算速度得到加快。但是這種并行結(jié)構(gòu)增加了額外的加法器、寄存器以及查找表結(jié)構(gòu)（LUT）。如果有較少的位寬數(shù)據(jù)輸入時(shí)，比如4位到8位，這種實(shí)現(xiàn)的方法輸出的結(jié)果能夠滿(mǎn)足人們要求。圖2.4 并行DA結(jié)構(gòu)2.3.3 串行的分布式算法對(duì)于串行的分布式算法，系統(tǒng)的處理速度不能得到有效地提高，但是資源能夠大量被節(jié)省下來(lái)。如圖2.5所示是一個(gè)4階的FIR數(shù)字濾波器的串行DA結(jié)構(gòu)。位移寄存器中存儲(chǔ)著按先入先出順序，從高位到低位排列的數(shù)據(jù)，

32、每隔一個(gè)字長(zhǎng)抽出一個(gè)抽頭。這樣，每個(gè)數(shù)據(jù)的低位到高位將會(huì)相繼移出到抽頭。然后再對(duì)ROM進(jìn)行尋址，得到一個(gè)部分積后移位累加，最終得到輸出結(jié)果。圖2.5 4階FIR濾波器的串行DA結(jié)構(gòu)3 并行FIR數(shù)字濾波器的設(shè)計(jì)3.1 頂層文件的設(shè)計(jì)利用自頂向下設(shè)計(jì)方法，按照并行分布式算法，本文首先設(shè)計(jì)出了并行FIR數(shù)字濾波器的頂層文件。其數(shù)據(jù)流向及結(jié)構(gòu)示意圖如圖3.1所示。圖3.1 并行FIR數(shù)據(jù)及結(jié)構(gòu)圖先編寫(xiě)各個(gè)功能的vhdl源文件，再生成功能模塊，最后在頂層用原理圖的設(shè)計(jì)方法連線，組成整個(gè)系統(tǒng)。頂層文件的TOP頂層例化圖如下：圖3.2 TOP頂層例化圖3.2 并行FIR各個(gè)模塊的設(shè)計(jì)3.2.1 輸入數(shù)據(jù)預(yù)

33、處理模塊該模塊用于輸入的輸入，并進(jìn)行鎖存。設(shè)計(jì)中用D觸發(fā)器組成寄存器，實(shí)現(xiàn)寄存功能。這里用來(lái)寄存一組9位的二進(jìn)制數(shù)據(jù)。實(shí)現(xiàn)功能：在CP正跳沿前接受輸入信號(hào)，正跳沿時(shí)觸發(fā)翻轉(zhuǎn)，正跳沿后輸入即被封鎖。該模塊的VHDL代碼如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY dff8 IS PORT( clk : IN STD_LOGIC; clear : IN STD_LOGIC; Din : IN STD_LOGIC_VECTOR(7 DOWNTO 0); Dout : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ); END

34、 dff8; ARCHITECTURE a OF dff8 IS BEGIN PROCESS(clk,clear) BEGIN IF clear='1' THEN Dout<="00000000" ELSIF clear='0' THEN IF(clk'EVENT AND clk='1') THEN Dout <= Din; END IF; END IF; END PROCESS; END a;由圖3.3所示， 該模塊的例化圖如下：圖3.3 輸入預(yù)處理模塊3.2.2 加模塊由于線性相位FIR濾波器的系數(shù)關(guān)于

35、中心位置具有對(duì)稱(chēng)性，因此可以通過(guò)將對(duì)稱(chēng)的x(n)進(jìn)行相加，這樣可以節(jié)省8個(gè)乘法器，從而降低了硬件的規(guī)模。此外，該模塊還產(chǎn)生了位乘積的地址。該模塊的VHDL代碼如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_arith.ALL;ENTITY add121313 isPORT(clk : in STD_LOGIC; Din1 :in signed (11 downto 0); Din2 :in signed (12 downto 0); Dout:out signed(12 downto 0);END add121313

36、;ARCHITECTURE a of add121313 isSIGNAL s1: signed(12 downto 0);BEGIN s1<=(Din1(11)&Din1);PROCESS(Din1,Din2,clk)BEGINif clk'event and clk='1' thenDout<=s1+Din2;end if; end process;end a;由圖3.4所示， 該模塊的例化圖如下：圖3.4 加模塊3.2.3 查找表模塊該模塊用于對(duì)位乘積的尋址。一個(gè)8位的地址，可以產(chǎn)生個(gè)數(shù)據(jù)。為了節(jié)約FPGA資源，可以采用LUT分割技術(shù)，將一個(gè)8

37、位地址的LUT分割成兩個(gè)4位地址的LUT。這樣可以節(jié)省224個(gè)數(shù)據(jù)空間。因此，采用LUT分割技術(shù)，可以節(jié)省大量硬件資源，避免了大容量ROM的使用。根據(jù)分布式算法，查找表存儲(chǔ)的是濾波器系數(shù)的各種組合相加的結(jié)果，由于濾波器系數(shù)通常為浮點(diǎn)數(shù)，我們需要將其化為定點(diǎn)整數(shù)。將h(n)擴(kuò)大倍，再進(jìn)行四舍五入，可得定點(diǎn)整數(shù)，然后我們將已經(jīng)化為定點(diǎn)整數(shù)的h(n)用二進(jìn)制補(bǔ)碼表示。具體如式(3.1)所示。 (3.1)接著，根據(jù)，可以得到高4位和低4位的LUT。由于輸入數(shù)據(jù)最高位為符號(hào)位，需要在進(jìn)行連續(xù)進(jìn)行7次加法后，再進(jìn)行1次減法，為了將減法轉(zhuǎn)化為加法，本設(shè)計(jì)將上面的兩個(gè)查找表中的數(shù)據(jù)進(jìn)行求補(bǔ)，得到符號(hào)位的高4位

38、和低4位的LUT。這樣總共有4種查找表。具體如表3.1、表3.2所示。表3.1 高4位地址的LUTA7 A6 A5 A4函數(shù)值十六進(jìn)制求補(bǔ)后的值000000000000001h(4)011FEF0010h(5)0C7F390011h(4)+h(5)0D8F280100h(6)197E690101h(6)+h(4)1A8E580110h(6)+h(5)25EDA20111h(6)+h(5)+h(4)26FD911000h(7)222DDE1001h(7)+h(4)233DCD1010h(7)+h(5)2EAD161011h(7)+h(5)+h(4)2FAD061100h(7)+h(6)3B9C4

39、71101h(7)+h(6)+h(4)3CAC361110h(7)+h(6)+h(5)480B801111h(7)+h(6)+h(5)+h(4)491B6F表3.2 低四位地址的LUTA3 A2 A1 A0函數(shù)值十六進(jìn)制求補(bǔ)后的值000000000000001h(0)FF480C0010h(1)FCA8360011h(1)+h(0)FBE8420100h(2)FAA8560101h(2)+h(0)F9E8620110h(2)+h(1)F7488C0111h(2)+h(1)+h(0)F688981000h(3)FB184F1001h(3)+h(0)FA585B1010h(3)+h(1)F7B88

40、51011h(3)+h(1)+h(0)F6F8911100h(3)+h(2)F5B8A51101h(3)+h(2)+h(1)F4F8B11110h(3)+h(2)+h(1)F258BB1111h(3)+h(2)+h(1)+h(0)F198E73.2.4 減法器模塊源代碼：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_arith.ALL;ENTITY sub171517 isPORT(clk : in STD_LOGIC; Din1 :in signed (14 downto 0); Din2 :in signed (16

41、 downto 0); Dout:out signed(16 downto 0);END sub171517;ARCHITECTURE a of sub171517 isSIGNAL s1: signed(16 downto 0);BEGIN s1<=(Din1(14)&Din1(14)&Din1);PROCESS(Din1,Din2,clk)BEGINif clk'event and clk='1' thenDout<=Din2-s1;end if;end process;end a;由圖3.5所示， 該模塊的例化圖如下：圖3.5 減法器模

42、塊3.2.5 移位累加器模塊各個(gè)位產(chǎn)生的位乘積在這個(gè)模塊中乘以各自的權(quán)重，也即左移相應(yīng)的位數(shù)，然后相加得到最終結(jié)果。本文采用的并行移位相加法，提高了執(zhí)行速度。移位相加模塊的VHDL代碼如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity shiftadd isport(z0,z1,z2,z3,z4,z5,z6,z7:in std_logic_vector(12 downto 0); clk:in std_logic; y:ou

43、t std_logic_vector(23 downto 0);end shiftadd;architecture arc of shiftadd issignal n0,n1,n2,n3:std_logic_vector( 14 downto 0);signal p0,p1:std_logic_vector(17 downto 0);signal q: std_logic_vector(22 downto 0);beginprocess(clk)beginif clk'event and clk='1' thenn0<=(z1(12)&z1&&#

44、39;0')+(z0(12)&z0(12)&z0);n1<=(z3(12)&z3&'0')+(z2(12)&z2(12)&z2);n2<=(z5(12)&z5&'0')+(z4(12)&z4(12)&z4);n3<=(z7(12)&z7&'0')+(z6(12)&z6(12)&z6);p0<=(n1(14)&n1&"00")+(n0(14)&n0(14)&

45、;n0(14)&n0);p1<=(n3(14)&n3&"00")+(n2(14)&n2(14)&n2(14)&n2);q<=(p1(17)&p1&"0000")+(p0(17)&p0(17)&p0(17)&p0(17)&p0(17)&p0);y<=q&'0'end if;end process;3.2.6 輸出處理模塊輸出通過(guò)一個(gè)加法器add141616完成10位數(shù)據(jù)的輸出，通過(guò)一個(gè)15位與一個(gè)17位數(shù)據(jù)相加得

46、到的數(shù)據(jù)取高10為作為最終結(jié)果。源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_arith.ALL;ENTITY add141616 isPORT(clk : in STD_LOGIC; Din1 :in signed (13 downto 0); Din2 :in signed (15 downto 0); Dout :out signed(15 downto 0);END add141616;ARCHITECTURE a of add141616 isSIGNAL s1: signed(15 downto 0)

47、;BEGIN s1<=(Din1(13)&Din1(13)&Din1);PROCESS(Din1,Din2,clk)BEGINif clk'event and clk='1' thenDout<=s1+Din2;end if;end process;end a;由圖3.6所示， 該模塊的例化圖如下：圖3.6 輸出處理模塊3.3 頂層綜合與仿真把各個(gè)模塊的VHDL代碼都放在一個(gè)文件夾里，新建一個(gè)工程，然后設(shè)置一下器件類(lèi)型等，就可以進(jìn)行綜合了。圖3.7給出了綜合后的結(jié)果。如下所示：圖3.7 綜合后資源使用情況任意輸入一組信號(hào)：Din=96，0，0

48、，0，48，0，0，0，96，0，0，0，48，0，0，0，96，0，0，0，48，0，0，0，96，0，0，0，48，0，0，0由quartus II仿真結(jié)果如下：整理數(shù)據(jù)如下：輸出Dout=21 2 -17 -10 44 80 71 29 28 24 24 28 39 72 72 39 28 24 24 28 39 72 72 39 28 24 24 28 39 72 72 39 28通過(guò)與MATLAB中設(shè)計(jì)的濾波器結(jié)果對(duì)比驗(yàn)證，輸出數(shù)據(jù)準(zhǔn)確無(wú)誤。結(jié)論在介紹FIR濾波器的基本理論的基礎(chǔ)上，本設(shè)計(jì)利用MATLAB軟件對(duì)濾波器設(shè)計(jì)的三種方法進(jìn)行比較，最后選擇等波紋最佳逼近法設(shè)計(jì)出了256階FI

49、R低通濾波器并導(dǎo)出濾波器系數(shù)，最后進(jìn)行了仿真，達(dá)到了預(yù)期的性能。對(duì)于FIR濾波器的硬件實(shí)現(xiàn)，本設(shè)計(jì)采用了自頂向下的層次化、模塊化的設(shè)計(jì)思想，用VHDL語(yǔ)言描述了各個(gè)子模塊，并在CYLONEII系列FPGA器件上進(jìn)行了開(kāi)發(fā)，使用QUARTUSII軟件進(jìn)行了時(shí)序仿真，最后的結(jié)果證明所設(shè)計(jì)的FIR低通濾波器功能正確，能夠滿(mǎn)足一般應(yīng)用的要求。參 考 文 獻(xiàn)1姚海燕.基于FPGA的離子遷移譜儀數(shù)字濾波器設(shè)計(jì)D.南京理工大學(xué),2010.2成小飛.基于FPGA的復(fù)合圖像顯示系統(tǒng)的軟硬件設(shè)計(jì)D.華中科技大學(xué),2007.3張彥龍.USB測(cè)控系統(tǒng)中高精度數(shù)字鎖相環(huán)的設(shè)計(jì)與實(shí)現(xiàn)D.國(guó)防科學(xué)技術(shù)大學(xué),2008.4唐國(guó)

50、洋.基于FPGA的特殊波形實(shí)時(shí)識(shí)別技術(shù)D.華中科技大學(xué),2008.5彭斐.基于計(jì)算智能方法的量子電路自動(dòng)綜合與仿真算法研究D.合肥工業(yè)大學(xué),2010.6趙文亮,蔣冰.基于FPGA的高階高速FIR濾波器設(shè)計(jì)與實(shí)現(xiàn)J.中國(guó)有線電視,2006,Z1:329-331.7商佳宜.廣域電網(wǎng)相量同步測(cè)量裝置的研制D.浙江大學(xué),2005.8周在龍.基于VHDL的數(shù)字存儲(chǔ)示波器的設(shè)計(jì)與開(kāi)發(fā)D.山東師范大學(xué),2006.9王志輝.數(shù)字示波表控制電路及GUI的設(shè)計(jì)與實(shí)現(xiàn)D.電子科技大學(xué),2006.10王煥平.基于SOC的MCU設(shè)計(jì)技術(shù)研究D.西安電子科技大學(xué),2007.11閆霞.基于FPGA的PROFIBUS-DP從

51、站接口研究D.武漢科技大學(xué),2007.12王冠軍.基于多項(xiàng)式符號(hào)代數(shù)的高級(jí)測(cè)試綜合研究D.哈爾濱工程大學(xué),2007.13徐華.高速FPGA在遠(yuǎn)程測(cè)距中的應(yīng)用D.南京理工大學(xué),2004.14宋澤明.基于VHDL語(yǔ)言的單片機(jī)設(shè)計(jì)D.北京工業(yè)大學(xué),2004.15YilunMa,J.AllanFeurtado,AllisonR.Kermode.EffectofsolidmatrixprimingduringmoistchillingondormancybreakageandgerminationofseedsoffourfirspeciesJ.NewForests,2003,251:.附錄A 頂層例化

52、圖及程序代碼頂層例化圖如下：程序代碼如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_arith.ALL;ENTITY add889 isPORT(clk : in STD_LOGIC; Din1,Din2 :in signed (7 downto 0); Dout:out signed(8 downto 0);END add889;ARCHITECTURE a of add889 isSIGNAL s1: signed(8 downto 0);SIGNAL s2: signed(8 downto 0);BEGIN s1<=(Din1(7)&Din1); s2<=(Din2(7)&Din2);PROCESS(Di