13 FPGA的設(shè)計(jì)流程

1、1.3 FPGA的設(shè)計(jì)流程1.3.1 可編程邏輯器件的一般設(shè)計(jì)流程n可編程邏輯器件的設(shè)計(jì)過程是利用EDA開發(fā)軟件和編程工具對器件進(jìn)行開發(fā)的過程?？删幊踢壿嬈骷囊话阍O(shè)計(jì)流程如圖1.3.1所示，包括設(shè)計(jì)準(zhǔn)備，設(shè)計(jì)輸入，功能仿真，設(shè)計(jì)處理，時(shí)序仿真和器件編程及測試等七個(gè)步驟。圖1.3.1可編程邏輯器件的一般設(shè)計(jì)流程1設(shè)計(jì)準(zhǔn)備設(shè)計(jì)準(zhǔn)備n在系統(tǒng)設(shè)計(jì)之前，首先要進(jìn)行的是方案論證，系統(tǒng)設(shè)計(jì)和器件選擇等準(zhǔn)備工作。設(shè)計(jì)人員需要根據(jù)任務(wù)要求，如系統(tǒng)的功能和復(fù)雜度，對工作速度和器件本身的資源、成本及連線的可布性等方面進(jìn)行權(quán)衡，選擇合適的設(shè)計(jì)方案和合適的器件類型。一般采用自頂向下的設(shè)計(jì)方法。2設(shè)計(jì)輸入設(shè)計(jì)輸入n設(shè)計(jì)

2、輸入是設(shè)計(jì)人員將所設(shè)計(jì)的系統(tǒng)或電路以開發(fā)軟件要求的某種形式表示出來，并送入計(jì)算機(jī)的過程。設(shè)計(jì)輸入通常有以下幾種形式： （1）原理圖輸入方式（2）HDL（硬件描述語言）輸入方式（3）波形輸入方式（1）原理圖輸入方式n原理圖輸入方式是一種最直接的設(shè)計(jì)描述方式，要設(shè)計(jì)什么，就從軟件系統(tǒng)提供的元件庫中調(diào)出來，畫出原理圖。這種方式要求設(shè)計(jì)人員有豐富的電路知識及對PLD的結(jié)構(gòu)比較熟悉。其主要優(yōu)點(diǎn)是容易實(shí)現(xiàn)仿真，便于信號的觀察和電路的調(diào)整；缺點(diǎn)是效率低，特別是產(chǎn)品有所改動，需要選用另外一個(gè)公司的PLD器件時(shí)，就需要重新輸入原理圖，而采用硬件描述語言輸入方式就不存在這個(gè)問題。 （2）HDL（硬件描述語言）輸入

3、方式n硬件描述語言是用文本方式描述設(shè)計(jì)，它分為普通硬件描述語言和行為描述語言。普通硬件描述語言有ABEL、CUR和LFM等，它們支持邏輯方程。真值表、狀態(tài)機(jī)等邏輯表達(dá)方式，主要用于簡單PLD的設(shè)計(jì)輸入。行為描述語言是目前常用的高層硬件描述語言，主要有VHDL和 Verilog HDL兩個(gè)IEEE標(biāo)準(zhǔn)。其突出優(yōu)點(diǎn)有：語言與工藝的無關(guān)性，可以使設(shè)計(jì)人員在系統(tǒng)設(shè)計(jì)、邏輯驗(yàn)證階段便確立方案的可行性；語言的公開可利用性，便于實(shí)現(xiàn)大規(guī)模系統(tǒng)的設(shè)計(jì)；具有很強(qiáng)的邏輯描述和仿真功能，而且輸入效率高，在不同的設(shè)計(jì)輸入庫之間的轉(zhuǎn)換非常方便，用不著對底層的電路和PLD結(jié)構(gòu)的熟悉。 （3）波形輸入方式n波形輸入方式主要

4、是用來建立和編輯波形設(shè)計(jì)文件，以及輸入仿真向量和功能測試向量。波形設(shè)計(jì)輸入適用于時(shí)序邏輯和有重復(fù)性的邏輯函數(shù)。系統(tǒng)軟件可以根據(jù)用戶定義的輸入輸出波形自動生成邏輯關(guān)系。波形編輯功能還允許設(shè)計(jì)人員對波形進(jìn)行拷貝、剪切、粘貼、重復(fù)與伸展，從而可以用內(nèi)部節(jié)點(diǎn)、觸發(fā)器和狀態(tài)機(jī)建立設(shè)計(jì)文件，并將波形進(jìn)行組合，顯示各種進(jìn)制的狀態(tài)值，也可以將一組波形重疊到另一組波形上，對兩組仿真結(jié)果進(jìn)行比較。 3功能仿真功能仿真n功能仿真在編譯之前對用戶所設(shè)計(jì)的電路進(jìn)行邏輯功能驗(yàn)證，此時(shí)的仿真沒有延時(shí)信息，僅對初步的功能進(jìn)行檢測。仿真前，要先利用波形編輯器和硬件描述語言等建立波形文件和測試向量（即將所關(guān)心的輸入信號組合成序列

5、），仿真結(jié)果將會生成報(bào)告文件和輸出信號波形，從中便可以觀察到各個(gè)節(jié)點(diǎn)的信號變化。如果發(fā)現(xiàn)錯(cuò)誤，則返回設(shè)計(jì)輸入中修改邏輯設(shè)計(jì)。4設(shè)計(jì)處理設(shè)計(jì)處理n 設(shè)計(jì)處理是器件設(shè)計(jì)中的核心環(huán)節(jié)。在設(shè)計(jì)處理過程中，編譯軟件將對設(shè)計(jì)輸入文件進(jìn)行邏輯化簡、綜合優(yōu)化和適配，最后產(chǎn)生編程用的編程文件。 （1）語法檢查和設(shè)計(jì)規(guī)則檢查n設(shè)計(jì)輸入完成后，首先進(jìn)行語法檢查，如原理圖中有無漏連信號線，信號有無雙重來源，文本輸入文件中關(guān)鍵字有無輸錯(cuò)等各種語法錯(cuò)誤，并及時(shí)列出錯(cuò)誤信息報(bào)告供設(shè)計(jì)人員修改，然后進(jìn)行設(shè)計(jì)規(guī)則檢驗(yàn)，檢查總的設(shè)計(jì)有無超出器件資源或規(guī)定的限制，并將編譯報(bào)告列出，指明違反規(guī)則情況以供設(shè)計(jì)人員糾正。（2）邏輯優(yōu)化和

6、綜合n化簡所有的邏輯方程或用戶自建的宏，使設(shè)計(jì)所占用的資源最少。綜合的目的是將多個(gè)模塊化設(shè)計(jì)文件合并為一個(gè)網(wǎng)表文件，并使層次設(shè)計(jì)平面化。 （3）適配和分割n確立優(yōu)化以后的邏輯能否與器件中的宏單元和I/O用單元適配，然后將設(shè)計(jì)分割為多個(gè)便于識別的邏輯小塊形式映射到器件相應(yīng)的宏單元中。如果整個(gè)設(shè)計(jì)較大，不能裝入一片器件時(shí)，可以將整個(gè)設(shè)計(jì)劃分（分割）成多塊，并裝入同一系列的多片器件中去。分割可全自動、部分或全部用戶控制，目的是使器件數(shù)目最少，器件之間通信的引腳數(shù)目最少。 （4）布局和布線n 布局和布線工作是在上面的設(shè)計(jì)工作完成后由軟件自動完成的，它以最優(yōu)的方式對邏輯元件布局，并準(zhǔn)確地實(shí)現(xiàn)元件間的互連

7、。布線以后軟件自動生成報(bào)告，提供有關(guān)設(shè)計(jì)中各部分資源的使用情況等信息。 5時(shí)序仿真時(shí)序仿真n 時(shí)序仿真又稱后仿真或延時(shí)仿真。由于不同器件的內(nèi)部延時(shí)不一樣，不同的布局布線方案也給延時(shí)造成不同的影響，因此在設(shè)計(jì)處理以后，對系統(tǒng)和各模塊進(jìn)行時(shí)序仿真，分析其時(shí)序關(guān)系，估計(jì)設(shè)計(jì)的性能，以及檢查和消除競爭冒險(xiǎn)等是非常有必要的。實(shí)際上這也是與實(shí)際器件工作情況基本相同的仿真。6器件編程測試器件編程測試n時(shí)序仿真完成后，軟件就可產(chǎn)生供器件編程使用的數(shù)據(jù)文件。對EPLDCPLD來說，是產(chǎn)生熔絲圖文件，即 JED文件。對于FPGA來說，是產(chǎn)生位流數(shù)據(jù)文件（Bitstream Generation），然后將編程數(shù)據(jù)放

8、到對應(yīng)的具體可編程器件中去。 n器件編程需要滿足一定的條件，如編程電壓、編程時(shí)序和編程算法等。普通的EPLDCPLD器件和一次性編程的FPGA需要專用的編程器完成器件的編程工作。基于SRAM的FPGA可以由EPROM或其它存儲體進(jìn)行配置。在線可編程的PLD器件不需要專門的編程器，只要一根編程下載電纜就可以了。n器件在編程完畢后，可以用編譯時(shí)產(chǎn)生的文件對器件進(jìn)行校驗(yàn)、加密等工作。對于支持JTAG技術(shù)，具有邊界掃描測試BST（Bandary-Scan Testing）能力和在線編程能力的器件來說，測試起來就更加方便。 1.3.2 基于MAX十plus的設(shè)計(jì)流程 nMAXplus是Altera提供的

9、FPGACPLD開發(fā)集成環(huán)境。在MAXplus上可以完成FPGA的整個(gè)設(shè)計(jì)流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。 n 基于MAXplus軟件的設(shè)計(jì)流程如圖1.3.2所示，分為4個(gè)步驟，包括設(shè)計(jì)輸入編輯、編譯網(wǎng)表提取、數(shù)據(jù)庫建立、邏輯綜合、邏輯分割、適配、延時(shí)網(wǎng)表提取、編程文件匯編（裝配）以及編程下載等過程。n圖1.3.2 基于MAX十plus的設(shè)計(jì)流程 設(shè)計(jì)輸入（圖形編輯器，文本編輯器，符號編輯器，波形編輯器）項(xiàng)目處理（網(wǎng)表提取器，數(shù)據(jù)庫，邏輯綜合器，適配器）項(xiàng)目校驗(yàn)（仿真器，時(shí)間分析器）器件編程（編程器）1. 設(shè)計(jì)輸入設(shè)計(jì)輸入nMAXplu

10、s軟件的設(shè)計(jì)文件可以來自 MAXplus設(shè)計(jì)輸入工具或各種工業(yè)標(biāo)準(zhǔn)的EDA設(shè)計(jì)輸入工具。MAXplus強(qiáng)大的集成功能允許信息在各種應(yīng)用程序間自由交流，設(shè)計(jì)者可在一個(gè)工程內(nèi)直接從某個(gè)設(shè)計(jì)文件轉(zhuǎn)換到其他任何設(shè)計(jì)文件，而不必理會設(shè)計(jì)文件是圖形格式、文本格式，還是波形格式。nMAXplus具有原理圖輸入與符號編輯、硬件描述語言輸入、波形設(shè)計(jì)輸入、平面圖編輯、層次設(shè)計(jì)輸入多種設(shè)計(jì)輸入方法。2. 項(xiàng)目處理項(xiàng)目處理nMAXplus處理一個(gè)設(shè)計(jì)時(shí)，軟件編譯器讀取設(shè)計(jì)文件信息，產(chǎn)生用于器件編程、仿真、定時(shí)分析的輸出文件。消息處理器可自動定位編譯過程中發(fā)現(xiàn)的錯(cuò)誤，編譯器還可優(yōu)化設(shè)計(jì)文件。項(xiàng)目處理基本步驟n項(xiàng)目處理

11、包括以下基本步驟：n 消息處理器自動定位錯(cuò)誤；n 邏輯綜合與試配。n 定時(shí)驅(qū)動編譯。n 設(shè)計(jì)規(guī)則檢查。n 多器件劃分。n 產(chǎn)生用于仿真的工業(yè)標(biāo)準(zhǔn)格式。n 生成編程文件。 3. 項(xiàng)目校驗(yàn)項(xiàng)目校驗(yàn)nMAXplus提供的設(shè)計(jì)校驗(yàn)功能包括設(shè)計(jì)仿真與定時(shí)分析，用于測試設(shè)計(jì)的邏輯操作和內(nèi)部時(shí)序。其中設(shè)計(jì)仿真又分為功能仿真、時(shí)序仿真和多器件仿真。4. 器件編程器件編程nMAXplus編程器使用編譯器生成的編程文件對 Altera器件進(jìn)行下載編程，它可用來進(jìn)行器件編程、校驗(yàn)、檢查、探測空白及功能測試。1.3.3 基于Quartus的設(shè)計(jì)流程nQuartus 是Altera 繼MAXplus之后提供的FPGAC

12、PLD開發(fā)集成環(huán)境。目前，Altera公司最新的 Quartus設(shè)計(jì)軟件是 3.0版，該版本設(shè)計(jì)軟件包括了許多新的功能，將設(shè)計(jì)性能改善了15，編譯時(shí)間縮短了50。nQuartus 3.0版設(shè)計(jì)軟件除了支持 Altera的 APEX 20KE、APEX 20KC、APEX 、nARM的Excalibur嵌入處理器方案、Mercury、Stratix、FLEX10KE和ACEXIK之外，還支持MAX3000A、MAX7000系列乘積項(xiàng)器件。 n基于Quartus的設(shè)計(jì)流程如圖1.3.3所示。圖1.3.3 基于Quartus的設(shè)計(jì)流程1. 設(shè)計(jì)輸入設(shè)計(jì)輸入nQuartus 支持多種設(shè)計(jì)輸入方法。Qu

13、artus本身具有的編輯器支持原理圖式圖形設(shè)計(jì)輸入，文本編輯輸入（如AHDL、VHDL、Verilog）和內(nèi)存編輯輸入（如Hex、Mif）。第三方EDA工具編輯的標(biāo)準(zhǔn)格式文件，如 EDIF、HDL、VQM。也可以采用一些別的方法優(yōu)化和提高輸入的靈活性，如混合設(shè)計(jì)格式，利用LPM和宏功能模塊來加速設(shè)計(jì)輸入。 2. 設(shè)計(jì)項(xiàng)目的編譯設(shè)計(jì)項(xiàng)目的編譯nQuartus 編譯器的功能包括設(shè)計(jì)錯(cuò)誤檢查、邏輯綜合、Altera適配器件以及為仿真、定時(shí)分析和器件編程產(chǎn)生輸出文件。編譯器首先提取項(xiàng)目設(shè)計(jì)文件之間的層次連接信息并檢查基本的設(shè)計(jì)輸入錯(cuò)誤，然后結(jié)合所有的設(shè)計(jì)文件生成能被高效處理的數(shù)據(jù)庫。設(shè)計(jì)人員能指示編譯

14、器應(yīng)用許多技術(shù)，如定時(shí)驅(qū)動編譯，增加設(shè)計(jì)速度及優(yōu)化器件資源的利用率。在編譯過程中和編譯后，用戶都能在編譯結(jié)果報(bào)告窗口看到結(jié)果。編譯器生成的編程文件可用 Quartus編程器或其它工業(yè)標(biāo)準(zhǔn)編程器對Altera器件進(jìn)行編程或配置。 （1）編譯設(shè)置nQuartus軟件允許編譯一個(gè)完整的設(shè)計(jì)或者設(shè)計(jì)的任何組成部分。對一個(gè)新建項(xiàng)目軟件創(chuàng)建缺省的編譯設(shè)置，用戶可以通過指定編譯設(shè)置選項(xiàng)來創(chuàng)建用戶的編譯設(shè)置，以后可以直接調(diào)用該編譯設(shè)置。Quartus軟件的編譯設(shè)置指南可以輕松地幫助用戶完成編譯設(shè)置。（2）資源分配n設(shè)計(jì)人員可以將自己設(shè)計(jì)中的部分邏輯分配到器件資源的特定位置，如可將模塊設(shè)計(jì)文件（bdf）中的某一

15、模塊的邏輯分配到器件特定的 MegaLAB行中，MegaLAB是 APEX器件的大規(guī)模結(jié)構(gòu)。（3） 編譯設(shè)計(jì)n點(diǎn)擊快捷鍵或在Processing下拉菜單中選擇Start Compilation或 Start analysisElaboration開始完全或部分編譯。在狀態(tài)欄中將顯示編譯進(jìn)度的百分比和每階段所花費(fèi)時(shí)間，編譯的結(jié)果在編譯報(bào)告欄中自動更新，編譯完后的結(jié)果將顯示。如果編譯后有錯(cuò)誤和警告信息，就要對設(shè)計(jì)原文件進(jìn)行修改，再重新編譯直到無錯(cuò)誤和警告信息為止。n 編譯完后將產(chǎn)生一個(gè)編譯報(bào)告欄，它包含了怎樣將一個(gè)設(shè)計(jì)放到一個(gè)器件中的所有信息，如器件使用統(tǒng)計(jì)、編譯設(shè)置、底層顯示、器件資源利用率，狀

16、態(tài)機(jī)的實(shí)現(xiàn)、方程式、延時(shí)分析結(jié)果和 CPU使用資源等。 （4）查看適配結(jié)果 n 在編譯成功后，就可在最后編譯平面圖中查看結(jié)果。平面圖顯示了編譯器是怎樣將邏輯設(shè)計(jì)分配到 Altera器件中去的。沒用的單元為白色，使用過的單元為彩色并互相連接。在編譯平面圖中點(diǎn)擊邏輯單元，還可查看該邏輯單元的路由連接關(guān)系（5） 分配邏輯到ESBn設(shè)計(jì)人員可以使用映射選項(xiàng)技術(shù)，強(qiáng)制Quartus軟件將自己的邏輯設(shè)計(jì)在特殊的器件資源中實(shí)現(xiàn)，如 ESB（Embedded System Block）。 ESB是存在于 APEX、Mercury和基于ARMMIPS的 Excalibur系列器件中的一種結(jié)構(gòu)，能實(shí)現(xiàn)存儲器（RA

17、M，ROM，F(xiàn)IFO或CAM）或組合邏輯。在進(jìn)行新的資源分配前，設(shè)計(jì)人員可以回注在上次編譯過程中編譯器所作的任何分配，以確保后面的編譯具有相同的適配。3. 延時(shí)分析和仿真延時(shí)分析和仿真n1）延時(shí)分析n Quartus支持對單個(gè)時(shí)鐘或多個(gè)時(shí)鐘的延時(shí)分析：單個(gè)時(shí)鐘的延時(shí)分析包括Fmax（最大時(shí)鐘頻率及最差情況下的寄存器到寄存器的延時(shí)）、 Tsu（建立時(shí)間）、 Th（保持時(shí)間）、 Too（時(shí)鐘到輸出時(shí)間）、Tm（各個(gè)引腳之間的延時(shí)）及整個(gè)系統(tǒng)的 Fmax（包括引腳上的輸入輸出延時(shí)）。1）延時(shí)分析nQuartus支持用戶對多個(gè)時(shí)鐘的延時(shí)分析，可以分析由不同時(shí)鐘控制的寄存器之間的延時(shí)，可以運(yùn)用Slack

18、進(jìn)行分析。n Quartus自動檢測組合邏輯電路。不同類型的延時(shí)信息（請參考編譯部分），包括沒有布局布線的延時(shí)信息，經(jīng)過布局布線的延時(shí)信息及混合的樹狀層次型設(shè)計(jì)。在缺省情況下，在編譯之后一般自動調(diào)用延時(shí)分析，也可以禁止調(diào)用。n Quartus生成的延時(shí)信息也可以以VHDL，Verilog或標(biāo)準(zhǔn)延時(shí)文件（SD）的格式輸出到第三方的EDA工具中。所有的延時(shí)分析信息都包含在編譯報(bào)告中。（2）仿真nQuartus支持多種仿真方法。n 波形方式輸入：.vwf（向量波形文件）是 Quartus中最主要的波形文件；.vec（向量文件）是 MAXPLUS中的文件，主要是為了向下兼容；.tbl（列表文件）用來將

19、MAXPLUS中的 .scf文件輸入到 Quartus 中。n支持 Testbench：Tcl/TK腳本文件；VerilogVHDL Testbench。n第三方的仿真工具：其中 Quartus支持的第三方 EDA仿真工具有：Model Technology（Modelsim）；Cadence（VERILOGXL）；Synopsys（VCS）；Synopsys（VSS）。4. 器件編程器件編程nQuartus編程器可以配置 Altera公司的 APEX、FLEX6000、Mercury及基于 ARMMIPS的Excalibur系列器件，并能校驗(yàn)、測試和在配置前對空器件進(jìn)行檢查。該編程器和編程硬

20、件（ByteBlasterMV與MasterBlaster通信電纜）很容易地在幾分鐘內(nèi)就可以編程或配置一個(gè)工作芯片。配置模式包括被動串行配置和JTAG等模式。1.3.4 基于ISE的設(shè)計(jì)流程nISE系列軟件是Xilinx公司推出的集成EDA開發(fā)工具，它支持Xilinx公司的所有CPLDFPGA產(chǎn)品。目前，ISE系列軟件的最高版本是5.x，包括ISE Foundation、ISE Alliance、ISE WebPACK和 ISE BaseX四種類型。不同版本類型的 ISE軟件在性能上略有區(qū)別。n基于ISE的設(shè)計(jì)流程如圖1.3.4所示，主要包括設(shè)計(jì)輸入、功能仿真、綜合、實(shí)現(xiàn)、時(shí)序仿真和下載配置等

21、幾個(gè)步驟。 圖1.3.4 基于ISE的設(shè)計(jì)流程1. 設(shè)計(jì)輸入設(shè)計(jì)輸入nISE系列軟件采用基于工程的分層次管理，支持硬件描述語言、原理圖和狀態(tài)圖的混合設(shè)計(jì)輸入方式。硬件描述語言設(shè)計(jì)、原理圖設(shè)計(jì)和狀態(tài)圖設(shè)計(jì)具有不同的特點(diǎn)，適用于不同的場合，設(shè)計(jì)輸入方式特性比照表如表1.3.1所示。 表1.3.1 設(shè)計(jì)輸入方式特性比照表2. 綜合綜合n在ISE系列軟件中，Xilinx公司推出了自己的綜合工具XST，并支持第三方綜合工具，如Synplify、FPGA Express等。在FPGA設(shè)計(jì)過程中，設(shè)計(jì)的綜合效果主要取決于設(shè)計(jì)者的設(shè)計(jì)風(fēng)格和綜合工具的綜合能力。 3. 功能仿真功能仿真n 在FPGA設(shè)計(jì)過程中，

22、功能仿真是最基本的仿真驗(yàn)證，它主要針對實(shí)現(xiàn)前的設(shè)計(jì)文件。功能仿真的主要目的是驗(yàn)證設(shè)計(jì)文件的邏輯功能是否正確，是否滿足設(shè)計(jì)要求。在功能仿真過程中，ISE系列軟件支持波形仿真激勵(lì)和硬件描述語言仿真激勵(lì)。 4. 實(shí)現(xiàn)實(shí)現(xiàn)n在ISE系列軟件中， FPGA設(shè)計(jì)的實(shí)現(xiàn)主要包括:n轉(zhuǎn)換（Translate）、n映射（Map）、n布局布線（PlaceRoute）n時(shí)間參數(shù)提?。═iming）（1）轉(zhuǎn)換（Translate）n在轉(zhuǎn)換過程中，多個(gè)設(shè)計(jì)文件和約束文件將被合并為一個(gè)NGD文件，并同時(shí)輸出BLD文件。其中，NGD文件包含當(dāng)前設(shè)計(jì)的全部邏輯描述，BLD文件是轉(zhuǎn)換的運(yùn)行報(bào)告。轉(zhuǎn)換可以接受的設(shè)計(jì)文件包括EDN、EDF、EDIF和SEDIF文件，轉(zhuǎn)換的約束文件包括UCF、NCF、NMC和N GC文件。（2）映射（Map）n 在映射過程中，當(dāng)前設(shè)計(jì)的NGD文件將被映射為目標(biāo)器件的特定物理單元（如C LB、IOB），并保存在NCD文件中。映射的輸入文件包括NGD、NMC、NCD（可選）和MFP（可選）文件，輸出文件包括NCD、PCF、NGM和MRP文件。其中，MFP文件是通過Floorplanner生成的布局約束文件，NCD文件包含當(dāng)前設(shè)計(jì)的物理映射信息，PCF文件包含當(dāng)前設(shè)計(jì)的物理約束信息，NGM文件與當(dāng)前設(shè)計(jì)的靜態(tài)時(shí)序分