多路搶答器設(shè)計報告及收音機(jī)焊接

1、多路搶答器設(shè)計一 引言隨著我國經(jīng)濟(jì)和文化事業(yè)的發(fā)展，在很多公開競爭場合要求有公正的競爭裁決，諸如證券、股票交易及各種智力競賽等,因此出現(xiàn)了搶答器。它可以根據(jù)參賽規(guī)則要求，嚴(yán)格區(qū)分參賽選手搶答的先后順序后，顯示相應(yīng)信息等。本次課設(shè)采用數(shù)字電路控制方式設(shè)計了一款八路搶答器。二 設(shè)計要求（1）搶答開始時，由主持人按下復(fù)位開關(guān)清除信號，用發(fā)光二極管作為輸出顯示信號標(biāo)志。（2）當(dāng)主持人宣布“搶答開始”后，先按鍵者相應(yīng)的發(fā)光二極管點(diǎn)亮；（3）有人按鍵被響應(yīng)的同時，應(yīng)有信號發(fā)出去鎖住其余幾個搶答者的電路，不再接收其它信號，直到主持人再次清除信號為止。當(dāng)達(dá)到限定時間時，發(fā)出聲響以示警告。（4）在電路中設(shè)計一個

2、計時功能電路，要求計時電路按秒顯示，最多時限為1分鐘，當(dāng)時間顯示一旦到達(dá)59秒，下一秒系統(tǒng)自動取消搶答權(quán)，信號被自動清除，搶答重新開始。亦可倒計時顯示。 三 設(shè)計原理及框圖多路搶答器有多種設(shè)計方式，本設(shè)計采用數(shù)字電路控制方式。它主要由輸入控制電路、輸入鎖存與提示電路、編碼電路、搶答倒計時電路、音響提示電路及選手累計得分控制電路組成。多路搶答器原理框圖如圖1所示。 圖1 多路搶答器原理框圖表1 原理圖統(tǒng)計數(shù)據(jù)表名稱數(shù)量名稱數(shù)量元器件158未連接的管腳27真實(shí)元器件99總管腳數(shù)852虛擬元器件59層次塊實(shí)例0柵極49唯一層次塊0網(wǎng)絡(luò)174支電路實(shí)例15網(wǎng)絡(luò)中的管腳825唯一支電路15表2 使用器材

3、一覽表材料單虛擬元器件描述數(shù)量描述數(shù)量 74LS08D10電源, VCC7 74LS04D11電源, DGND3 74LS160D16時鐘脈沖, 1kHz 5 V15排電阻 1k16電阻, 1k2 74LS147D1時鐘脈沖, 10kHz 5 V1 74LS00D1時鐘脈沖, 100kHz 5 V1 74LS74D8PROBE_RED, 2.5 V8 74LS192D3顯示管20 74LS11D1單刀單擲開關(guān)114位開關(guān)2音響（200HZ）1四 器件說明1.D觸發(fā)器D觸發(fā)器是最常用的觸發(fā)器之一。對于上升沿觸發(fā)D觸發(fā)器來說，其輸出Q只在CLOCK由低電平到高電平的轉(zhuǎn)換時刻才會跟隨輸入D的狀態(tài)而變

4、化，其他時候Q則維持不變。圖3顯示了上升沿觸發(fā)D觸發(fā)器的時序圖，表3則是其真值表。設(shè)計中輸入控制電路由8個D觸發(fā)器（74LS74D邏輯符號圖如圖2所示）構(gòu)成。圖2 D觸發(fā)器邏輯符號圖圖3 D觸發(fā)器的時序圖表3 D觸發(fā)器真值表2.74LS147D優(yōu)先編碼器優(yōu)先編碼器是當(dāng)多個輸入端同時有信號時,電路只對其中優(yōu)先級別最高的輸入信號進(jìn)行編碼，本設(shè)計的編碼電路核心采用10線-4線優(yōu)先編碼器74LS147D構(gòu)成。其邏輯符號如圖4所示，功能表見表4。圖4 74LS147邏輯符號圖表4 74LS147優(yōu)先權(quán)編碼器功能表輸入輸出123456789DCBA1111111111111*00110*010111*01

5、11000*01111001*011111010*0111111011*01111101100*01111111110101111111111103.十進(jìn)制可逆計數(shù)器74LS19274LS192是同步十進(jìn)制可逆計數(shù)器，它具有雙時鐘輸入、清除和置數(shù)等功能。其邏輯符號如圖5所示，功能表見表5。圖5 74LS192邏輯符號圖表5 74LS192功能表輸入輸出CLRLOADUPDOWNDCBADCBA1*000000*DCBADCBA011*加計數(shù)011*減計數(shù)五 設(shè)計過程1. 輸入控制電路設(shè)計多路搶答器要求，當(dāng)選手搶答時搶答器要通過指示燈有相應(yīng)的信息顯示，并且顯示信息要保留，直到主持人清除為止。另外

6、，當(dāng)有選手搶到答題權(quán)時，其他選手搶答請求應(yīng)該被屏蔽。因此，采用觸發(fā)器可以滿足控制電路要求。仿真電路如圖6所示。在輸入控制電路圖中，輸入控制電路由八個D觸發(fā)器組成。每個D觸發(fā)器的輸入引腳D為參賽選手搶答信號輸入端；反向輸出Q引腳為相應(yīng)搶答信息輸出端，當(dāng)有參賽選手搶答時，輸入控制電路的相應(yīng)引腳輸出低電平；時鐘CLK引腳為控制電路系統(tǒng)時鐘輸入端；清零CLR引腳為控制電路系統(tǒng)清零信號輸入端；置數(shù)PR引腳置成高電平，取消系統(tǒng)置數(shù)功能?？刂葡到y(tǒng)時鐘CLK由鎖存電路控制，當(dāng)有選手搶到答題權(quán)后，鎖存電路立即將系統(tǒng)時鐘信號CLK屏蔽掉，此時控制電路系統(tǒng)失去了時鐘CLK，其他選手無法搶答，達(dá)到了只有一名選手搶中答

7、題權(quán)的功能。Multisim封裝模塊如圖7所示。圖6 輸入控制電路圖 圖7 輸入控制電路封裝模塊圖2 .輸入鎖存與提示電路設(shè)計如圖8所示，鎖存與提示電路由7個二輸入與門、2個二輸入與非門組成。在圖示電路的8個輸入DA、DB、DC、DD、DE、DF、DG、DH中，分別接到輸入控制電路的8個輸出端上。當(dāng)有選手搶答時，輸入鎖存與提示電路輸入低電平，則二輸入與門（U16C）輸出低電平，二輸入與非門（U17A）將輸出高電平。這樣，CLKOUT保持不變，相當(dāng)于輸入控制電路的時鐘信號CLK被屏蔽，使其它搶答信號無法輸入，實(shí)現(xiàn)了只有一名選手搶中答題權(quán)的設(shè)計要求。同時，二輸入與非門（U17B）輸出引腳CLARM

8、輸出高電平，使搶答倒計時停止，驅(qū)動聲響電路發(fā)出提示音。這樣，有利于其他選手與主持人掌握場上情況。輸入鎖存與提示電路封裝模塊如圖9所示。圖8 輸入鎖存與提示電路圖圖9 輸入鎖存與提示電路封裝模塊3. 編碼電路設(shè)計輸入編碼電路如圖10所示。輸入編碼電路的核心器件是優(yōu)先編碼器74LS147。輸入編碼電路的9號輸入引腳接高電平，其余8個輸入引腳D1至D8分別接到輸入控制電路的輸出端上；輸入編碼電路的A、B、C、D輸出引腳與顯示選手號碼的數(shù)碼管相連；L1至L8分別連接到八位選手的位置燈上。當(dāng)八位選手中有人搶到答題權(quán)時，與之對應(yīng)的編碼電路的輸入端為低電平，按照輸入信號所在位置編碼電路將搶答選手位置號碼顯示

9、在數(shù)碼管上。同時，搶到答題權(quán)的選手所在位置燈（L1至L8其中一個）被點(diǎn)亮。編碼電路封裝模塊如圖11所示。圖10 輸入編碼電路圖圖11 輸入編碼電路封裝模塊圖4. 八路答搶器核心電路封裝為了節(jié)省Multisim工作區(qū)面積，使整體電路美觀，將輸入控制電路封裝模塊、輸入鎖存與提示電路封裝模塊、輸入編碼電路封裝模塊組合在一起，如圖12所示。封裝后的核心電路模塊如圖13所示，其引腳功能見表6。圖12 八路搶答器核心電路圖圖13 八路搶答器核心電路封裝模塊圖表6 八路搶答器核心電路封裝模塊引腳功能表引腳信號流向信號連接引腳信號流向信號連接1號輸入連接1號選手按鍵CLA輸入連接系統(tǒng)清零按鍵 2號輸入連接2號

10、選手按鍵CLKIN輸入連接系統(tǒng)輸入時鐘3號輸入連接3號選手按鍵LAMP1輸出連接1號選手位置燈4號輸入連接4號選手按鍵LAMP 2輸出連接2號選手位置燈5號輸入連接5號選手按鍵LAMP 3輸出連接3號選手位置燈6號輸入連接6號選手按鍵LAMP 4輸出連接4號選手位置燈7號輸入連接7號選手按鍵LAMP 5輸出連接5號選手位置燈8號輸入連接8號選手按鍵LAMP 6輸出連接6號選手位置燈A輸出選手號碼顯示數(shù)碼管A腳LAMP 7輸出連接7號選手位置燈B輸出選手號碼顯示數(shù)碼管B腳LAMP 8輸出連接8號選手位置燈C輸出選手號碼顯示數(shù)碼管C腳CLARM輸出連接聲響提示蜂鳴器D輸出選手號碼顯示數(shù)碼管D腳5.

11、 搶答倒計時電路設(shè)計搶答倒計時電路由兩片十進(jìn)制可逆計數(shù)器74LS192構(gòu)成，U3為個位計數(shù)器，預(yù)置初值“9”；U4為十位計數(shù)器，預(yù)置初值“5”，通過級聯(lián)U3、U4實(shí)現(xiàn)60秒倒計時。如圖14所示。當(dāng)主持人按一下“start”按鍵時，LOAD引腳輸入低電平，計數(shù)器獲得初值“59”，并在減計數(shù)時鐘信號（正常運(yùn)行時時鐘為1Hz，調(diào)試時為10kHz。）的驅(qū)動下，開始倒計時。在此期間，如果有選手搶到答題權(quán)，CLARM輸入高電平，三輸入與門74LS11輸出低電平，60進(jìn)制計數(shù)器失去時鐘信號，停止計數(shù)。如果在60秒內(nèi)沒有選手搶答，當(dāng)計數(shù)器運(yùn)行到“00”時，U4的B0引腳輸出低電平，使計數(shù)器停止在“00”狀態(tài)，

12、等待下一次搶答。60進(jìn)制倒計時電路模塊封裝圖如圖15所示，其引腳功能見表7。圖14 進(jìn)制倒計時電路圖圖15 60進(jìn)制倒計時電路封裝模塊圖表7 60進(jìn)制倒計時電路封裝模塊引腳功能表引腳信號流向信號連接引腳信號流向信號連接LOAD輸入連接主持人開始鍵QD1輸出十位數(shù)碼管D1腳CLARM輸入連接鎖存電路報警引腳QA0輸出十位數(shù)碼管A0腳QA1輸出十位數(shù)碼管A1腳QB0輸出十位數(shù)碼管B0腳QB1輸出十位數(shù)碼管B1腳QC0輸出十位數(shù)碼管C0腳QC1輸出十位數(shù)碼管C1腳QD0輸出十位數(shù)碼管D0腳6 .音響提示電路設(shè)計音響提示電路由一片可逆十進(jìn)制計數(shù)器74LS192構(gòu)成，如圖16所示。當(dāng)主持人按一下“sta

13、rt”按鍵時，LOAD輸入有效電平，計數(shù)器賦初值“9”。當(dāng)選手搶到答題權(quán)時，CLARM輸入高電平，減計數(shù)開始倒計時，同時，BUZZER輸出脈沖信號驅(qū)動蜂鳴器發(fā)出提示音。當(dāng)計數(shù)器運(yùn)行到“0”時，74LS192的B0端輸出低電平，三輸入與非門（U2C與U2B）被封鎖，計數(shù)器停止計數(shù)，蜂鳴器不再鳴叫，直到再次有選手搶答。音響提示電路封裝模塊圖如圖17所示，引腳功能見表8。圖16 音響提示電路圖圖17 音響提示電路封裝模塊圖表8 音響提示電路封裝模塊引腳功能表引腳信號流向信號連接引腳信號流向信號連接CLR輸入連接主持人開始鍵QB輸出提示音數(shù)碼管B腳CLARM輸入連接鎖存電路報警引腳QC輸出提示音數(shù)碼管

14、C腳BUZZER輸出蜂鳴器輸入引腳QD輸出提示音數(shù)碼管D腳QA輸出提示音數(shù)碼管A腳7. 選手累計得分控制電路設(shè)計選手累計得分控制電路由兩片十進(jìn)制加計數(shù)器74LS160構(gòu)成，兩片74LS160均采用同步置數(shù)法。如圖19所示。當(dāng)LP1、LODA-CLR為高電平時，在時鐘信號CLK的作用下，74LS160將D、C、B、A輸入端數(shù)據(jù)，送到輸出端QD、QC、QB、QA，顯示選手得分。LP1相當(dāng)于片選信號，LOAD-CLR相當(dāng)于使能信號。單位選手累計得分控制電路封裝模塊圖如圖18所示。為了減小八位選手累計得分控制電路在頂層設(shè)計工作區(qū)所占面積，將八個得分電路封裝在一起，得到八位選手計分器模塊電路，如圖20所

15、示。在八位選手計分器電路模塊圖中，八個子電路的數(shù)據(jù)輸入端A0、B0、C0、D0、A1、B1、C1、D1與控制端LOAD-CLR（置數(shù)清零）、CLK（時鐘）共用相同的總線。圖18 單位選手計分器電路模塊圖圖19 選手累計得分控制電路圖圖20 八位選手計分器電路模塊圖A0、B0、C0、D0、A1、B1、C1、D1由兩個4位微動開關(guān)控制輸入分?jǐn)?shù)；LOAD-CLR由“累計清零”按鍵控制分?jǐn)?shù)累加或清零（按一下即可清零）；CLK由“得分確認(rèn)”按鍵控制；每位選手的計分器輸出端QA0、QB0、QC0、QD0、QA1、QB1、QC1、QD1分別與顯示數(shù)碼管按相連，具體連線見頂層設(shè)計圖。當(dāng)選手搶答有效時，該選手計

16、分電路的片選信號LP為高電平，其他選手的LP信號為低電平。因此，主持人寫入的分?jǐn)?shù)信息就會顯示在該選手的計分器上，其他選手分?jǐn)?shù)不變。八位選手計分器電路封裝模塊如圖21所示。圖21 八位選手計分器電路模塊封裝圖8. 頂層電路設(shè)計（1）打開Multisim仿真環(huán)境，建立頂層文件，并以“八路搶答器電路設(shè)計”命名。（2）添加各子電路封裝模塊。（3）添加各類功能按鍵、微動開關(guān)、蜂鳴器與信號源。八路搶答器電路中所需的信號源設(shè)計方案見“多功能數(shù)字時鐘設(shè)計”中的信號源部分，本次設(shè)計直接采用信號源模塊。（4）添加總線，連接各功能模塊。在Multisim中作環(huán)境中，兩條連線如果名稱相同，在邏輯上就是連接在一起的一條

17、線。為了整體電路連接與查閱方便，下面給出各模塊引腳說明表，參見表9。八路搶答器頂層電路如圖22所示。表9 八路搶答器各封裝模塊引腳功能表模塊名稱引腳信號流向信號連接模塊名稱引腳信號流向信號連接搶答器核心電路模塊SC1CLKIN輸入連接V3信號源搶答倒計時電路模塊SC5LOAD輸入連接“start”按鍵CLR輸入連接“start”按鍵CLARM輸入連接SC1模塊CLARM選手1輸入連接選手1按鍵QA1輸出通過總線連接到倒計時顯示數(shù)碼管QD0、QC0、QB0、QA0、QD1、QC1、QB1、QA1選手2輸入連接選手2按鍵QB1輸出選手3輸入連接選手3按鍵QC1輸出選手4輸入連接選手4按鍵QD1輸出

18、選手5輸入連接選手5按鍵QA0輸出選手6輸入連接選手6按鍵QB0輸出選手7輸入連接選手7按鍵QC0輸出選手8輸入連接選手8按鍵QD0輸出A輸出分別連接號碼顯示數(shù)碼管A、B、C、DQB1輸出B輸出QC1輸出C輸出QD1輸出D輸出音響電路模塊SC4LOAD輸入連接“start”按鍵CLARM輸出連接SC4、SC5模塊的CLARM腳CLARM輸入連接SC1模塊CLARMLP1輸出1.通過總線連接到八位選手計分器電路模塊SC6內(nèi)部LP1至LP8上；2.分別連接到相應(yīng)選手位置燈X1至LP8上。BUZZER輸出連接蜂鳴器LS1LP2輸出QA輸出通過總線連接提示音倒計時數(shù)碼管LP3輸出QB輸出LP4輸出QC

19、輸出LP5輸出QD輸出LP6輸出八位選手計分器SC6BUSIO1輸入LOAD_CLR、LP、CLK與八位得分?jǐn)?shù)數(shù)據(jù)連接到總線上LP7輸出LP8輸出輸出64位顯示數(shù)據(jù)通過總線連接到相應(yīng)數(shù)碼管上圖22 多路搶答器頂層電路圖六 仿真調(diào)試過程Multisim軟件功能很強(qiáng)大，對于一個入門級學(xué)者來說要靈活利用multisim相當(dāng)困難，在仿真過程中遇到困難是不可避免的。雖然之前已經(jīng)利用過multisim做過幾次課程設(shè)計，但在設(shè)計八路搶答器電路過程中首次接觸電路模塊封裝無從下手。網(wǎng)絡(luò)提供的封裝方法不夠全面甚至有些方法是錯誤的，導(dǎo)致影響了整個設(shè)計進(jìn)程，最后在同學(xué)的幫助下，結(jié)合實(shí)驗(yàn)指導(dǎo)書解決了難題。Multisi

20、m功能很有趣，它能讓設(shè)計者在仿真過程中獲得成就感，雖然過程很艱難。七 收音機(jī)原理及焊接調(diào)試1.HX207型七管收音機(jī)原理HX207型七管收音機(jī)由輸入回路振蕩回路高仿混頻級、一級中放、二級中放、檢波級、低放級和功放級等部分組成，接收頻率范圍為535KHZ-1065KHZ的中波段，其電路原理圖見圖23。圖23 HX207型七管收音機(jī)原理圖輸入回路：  由磁性天線感應(yīng)得到的高頻信號，實(shí)際上是高頻載波信號（由于聲波在空中傳播速度很慢，衰減快。因此將音頻信號加載到高頻信號上去稱為調(diào)制。調(diào)制方式有調(diào)頻和調(diào)幅之分。我們裝的收音機(jī)接收的是調(diào)幅高頻信號）經(jīng)過調(diào)諧回路加以選擇到欲接收電臺信號。（為使收音機(jī)獲得較高選擇性、靈敏度，應(yīng)選合適 1與2 匝數(shù)比。） 變頻電路： 由輸入回路送來的高頻信號是調(diào)幅波，本機(jī)振蕩產(chǎn)生的本振頻率信號是等幅波，混頻后經(jīng)選頻得到465KHZ 中頻信號。因此變頻級主要作用：是將調(diào)幅的高頻信號變?yōu)檎{(diào)幅的中頻信號。變換前后僅是載波頻