半導(dǎo)體存儲(chǔ)器的工作原理1教學(xué)文案

1、半導(dǎo)體存儲(chǔ)器的工作原理14.2.2 RAM的結(jié)構(gòu)及工作原理的結(jié)構(gòu)及工作原理1. 芯片的結(jié)構(gòu)及實(shí)例芯片的結(jié)構(gòu)及實(shí)例存儲(chǔ)器芯片集成了存儲(chǔ)體及其外圍電路的一塊硅片（包括地址譯碼與驅(qū)動(dòng)電路、讀寫放大電路及時(shí)序控制電路等）芯片形狀：雙列直插由若干引腳引出地址線、數(shù)據(jù)線、控制線 及電源與地線等。半導(dǎo)體存儲(chǔ)器芯片一般有兩種結(jié)構(gòu)：字片式結(jié)構(gòu)和位片式結(jié)構(gòu)。 存儲(chǔ)體中共有64個(gè)字，每個(gè)字為8位，排成648的陣列。 存儲(chǔ)芯片共需6根地址線，8根數(shù)據(jù)線，一次可讀出一個(gè)字節(jié)。 存儲(chǔ)體中所有存儲(chǔ)單元的相同位組成一列，一列中所有單元電路的兩根位線分別連在一起，并使用一個(gè)讀/寫放大電路。讀/寫放大電路與雙向數(shù)據(jù)線相連。 讀/

2、寫控制線 R/W ：控制存儲(chǔ)芯片的讀/寫操作。 片選控制線 CS： CS 為低電平時(shí)，選中芯片工作； CS 為高電平時(shí)，芯片不被選中。CSCSWR/操作00寫01讀1未選中CSWR/CS 字片式結(jié)構(gòu)存儲(chǔ)器芯片，由于采用單譯碼方案，有多少個(gè)存儲(chǔ)字，就有多少個(gè)譯碼驅(qū)動(dòng)電路，所需譯碼驅(qū)動(dòng)電路多。 雙譯碼方式（二維譯碼）：采用行列譯碼的方式，位于選中的行和列的交叉處的存儲(chǔ)單元被唯一選中。 采用雙譯碼方式的存儲(chǔ)芯片即位片式結(jié)構(gòu)存儲(chǔ)器芯片位片式結(jié)構(gòu)的存儲(chǔ)器芯片（4K1位） 4096個(gè)存儲(chǔ)電路，排列成6464的陣列。 問(wèn)：需12位地址。 分為6位行地址和6位列地址。 給地址 行、列譯碼 選中對(duì)應(yīng)單元 分別選

3、中一根行地址線和一根列地址選擇線 行地址線：選中一行中的64個(gè)存儲(chǔ)電路進(jìn) 行讀寫操作。 列地址線：選擇64個(gè)多路轉(zhuǎn)接開(kāi)關(guān)，控制 各列是否能與讀/寫電路的接通。 當(dāng)選中存儲(chǔ)芯片工作時(shí)，首先給定訪存地址，并給出片選信號(hào) CS 和讀寫信號(hào) R/W 6行列地址，被選的行、列選擇線的交叉處的存儲(chǔ)電路被唯一地選中，讀出或?qū)懭胍晃欢M(jìn)制信息。 思考： 對(duì)于4096個(gè)字采用單譯碼方案，需4096個(gè)譯碼驅(qū)動(dòng)電路。 若采用雙譯碼方案，只需128個(gè)譯碼驅(qū)動(dòng)電路。CSWR/2. 存儲(chǔ)器芯片舉例 1） Intel 2114芯片 Intel 2114 是1K4位的靜態(tài)MOS存儲(chǔ)器芯片。采用NMOS工藝制作，雙列直插式封裝

4、。共18個(gè)引腳。 A9A0：10根地址線，用于尋址1024個(gè)存儲(chǔ)單元 I/O4I/O1：4根雙向數(shù)據(jù)線 CS ：片選信號(hào)線 WE ：讀/寫控制線 +5V：5V電源線 GND：地線CSWE三態(tài)門三態(tài)門X0X63Y0Y15 2114芯片由存儲(chǔ)體、地址緩沖器、地址譯碼器、讀/寫控制電路及三態(tài)輸入輸出緩沖器組成。 存儲(chǔ)體中共有4096個(gè)六管存儲(chǔ)單元電路，排列成6464陣列。 地址譯碼采用二維譯碼結(jié)構(gòu)，10位地址碼分成兩組A8A3作為6位行地址，經(jīng)行地址譯碼器驅(qū)動(dòng)64根行選擇線。A2A0及A9作為4位列地址，經(jīng)列地址譯碼器驅(qū)動(dòng)16根列選擇線，每根列選擇線同時(shí)選中64列中的4列，控制4個(gè)轉(zhuǎn)接電路?？刂票贿x

5、中的4列存儲(chǔ)電路的位線與I/O電路的接通。被選的行選擇線與列選擇線的交叉處的4個(gè)存儲(chǔ)電路，就是所要訪問(wèn)的存儲(chǔ)字。4個(gè)存儲(chǔ)電路對(duì)應(yīng)一個(gè)字的4位。 在存儲(chǔ)體內(nèi)部的陣列結(jié)構(gòu)中，存儲(chǔ)器的讀/寫操作由片選信號(hào) CS 與讀/寫控制信號(hào) WE 控制。 CS 為高電平時(shí)，輸入與輸出的三態(tài)門均關(guān)閉，不能與外部的數(shù)據(jù)總線交換信息。 CS 為低電平時(shí)，芯片被選中工作， 若 WE 為低電平，則打開(kāi)4個(gè)輸入三態(tài)門，數(shù)據(jù)總線上的信息被寫入被選的存儲(chǔ)單元； 若 WE 為高電平，打開(kāi)4個(gè)輸出三態(tài)門，從被選的存儲(chǔ)單元中讀出信息并送到數(shù)據(jù)總線上。CSWECSCSWEWE2）TMS4116芯片 TMS4116是由單管動(dòng)態(tài)MOS存儲(chǔ)

6、單元電路構(gòu)成的隨機(jī)存取存儲(chǔ)器芯片。 容量為16k1位。 16k的存儲(chǔ)器應(yīng)有14根地址線，為了節(jié)省引腳，該芯片只使用7根地址線A6A0，采用分時(shí)復(fù)用技術(shù)，分兩次把14位地址送入芯片。 行地址選通信號(hào) RAS ：用于將低7位地址A6A0打入行地址緩沖器鎖存。 列地址選通信號(hào) CAS ：用于將高7位地址A13A7，打入列地址緩沖器鎖存。RASCAS時(shí)序與控制時(shí)序與控制 行時(shí)鐘行時(shí)鐘列時(shí)鐘列時(shí)鐘寫時(shí)鐘寫時(shí)鐘 WERASCAS A6A0存儲(chǔ)單元陣列存儲(chǔ)單元陣列基準(zhǔn)單元基準(zhǔn)單元行行譯譯碼碼列譯碼器列譯碼器再生放大器再生放大器列譯碼器列譯碼器讀讀出出放放大大基準(zhǔn)單元基準(zhǔn)單元存儲(chǔ)單元陣列存儲(chǔ)單元陣列行行譯譯碼

7、碼 I/O緩存器緩存器數(shù)據(jù)輸出數(shù)據(jù)輸出驅(qū)動(dòng)驅(qū)動(dòng)數(shù)據(jù)輸入數(shù)據(jù)輸入寄存器寄存器 DINDOUT行地址行地址緩存器緩存器列地址列地址緩存器緩存器 單管動(dòng)態(tài)單管動(dòng)態(tài) RAM 4116 (16K 1 1位位) 外特性外特性DINDOUTA6A0 讀放大器讀放大器 讀放大器讀放大器 讀放大器讀放大器06364127128 根行線根行線Cs01271128列列選選擇擇讀讀/寫線寫線數(shù)據(jù)輸入數(shù)據(jù)輸入I/O緩沖緩沖輸出驅(qū)動(dòng)輸出驅(qū)動(dòng)DOUTDINCs 4116 (16K 1位位) 芯片芯片 讀讀 原理原理 讀放大器讀放大器 讀放大器讀放大器 讀放大器讀放大器630 0 0I/O緩沖緩沖輸出驅(qū)動(dòng)輸出驅(qū)動(dòng)OUTD 讀

8、放大器讀放大器 讀放大器讀放大器 讀放大器讀放大器06364127128 根行線根行線Cs01271128列列選選擇擇讀讀/寫線寫線數(shù)據(jù)輸入數(shù)據(jù)輸入I/O緩沖緩沖輸出驅(qū)動(dòng)輸出驅(qū)動(dòng)DOUTDINCs 4116 (16K1位位) 芯片芯片 寫寫 原理原理數(shù)據(jù)輸入數(shù)據(jù)輸入I/O緩沖緩沖I/O緩沖緩沖DIN讀出放大器讀出放大器 讀放大器讀放大器630 16k1位共16384個(gè)單管MOS存儲(chǔ)單元電路，排列成128128的陣列，并將其分為兩組，每組為64行128列。 每根行選擇線控制128個(gè)存儲(chǔ)電路的字線。列選擇線控制讀出再生放大器與I/O緩沖器的接通，控制數(shù)據(jù)的讀出或?qū)懭搿?每一根列選擇線控制一個(gè)讀出再

9、生放大器，128列共有128個(gè)讀生再生放大器，一列中的128個(gè)存儲(chǔ)電路分為兩組，每64個(gè)存儲(chǔ)電路為一組，兩組存儲(chǔ)電路的位線分別接入讀出再生放大器的兩端。 存儲(chǔ)器的讀出 行地址經(jīng)行地址譯碼選中某一根行線有效，接通此行上的128個(gè)存儲(chǔ)電路中的MOS管，使電容所存信息分別送到128個(gè)讀出再生放大器放大。同時(shí)，經(jīng)放大后的信息又回送到原電路進(jìn)行重寫，使信息再生。 列地址經(jīng)列地址譯碼選中某根列線有效，接通相應(yīng)的列控制門，將該列上讀出放大器輸出的信息送入I/O緩沖器，經(jīng)數(shù)據(jù)輸出寄存器輸出到數(shù)據(jù)總線上。 存儲(chǔ)器的寫入 首先將要寫入的信息由數(shù)據(jù)輸入寄存器經(jīng)I/O緩沖器送入被選列的讀出再生放大器中，然后再寫入行、

10、列同時(shí)被選中的存儲(chǔ)單元。DD預(yù)充電信號(hào)預(yù)充電信號(hào)讀選擇線讀選擇線寫數(shù)據(jù)線寫數(shù)據(jù)線寫選擇線寫選擇線讀數(shù)據(jù)線讀數(shù)據(jù)線VCgT4T3T2T11 (1) 動(dòng)態(tài)動(dòng)態(tài) RAM 基本單元電路基本單元電路 2. 動(dòng)態(tài)動(dòng)態(tài) RAM ( DRAM )讀出與原存信息相反讀出與原存信息相反讀出時(shí)數(shù)據(jù)線有電流讀出時(shí)數(shù)據(jù)線有電流 為為 “1”數(shù)據(jù)線數(shù)據(jù)線CsT字線字線DDV0 10 11 0寫入與輸入信息相同寫入與輸入信息相同寫入時(shí)寫入時(shí) CS 充電充電 為為 “1” 放電放電 為為 “0”T3T2T1T無(wú)電流無(wú)電流有電流有電流TMS4116的刷新 當(dāng)某個(gè)存儲(chǔ)單元被選中進(jìn)行讀/寫操作時(shí)，該單元所在行的其余127個(gè)存儲(chǔ)電路

11、也將自動(dòng)進(jìn)行一次讀出再生操作，即完成一次刷新操作。 TMS4116的刷新是按行進(jìn)行的，每次只加行地址，不加列地址，即可實(shí)現(xiàn)被選行上的所有存儲(chǔ)電路的刷新。即一次可以刷新128個(gè)存儲(chǔ)單元電路。讀出再生放大器電路 放大器由T1、T2、T3、T4組成，T6、T7與Cs是兩個(gè)預(yù)選單元，由XW1與XW2控制。 讀寫前，先使兩個(gè)預(yù)選單元中的電容Cs預(yù)充電到0與1電平的中間值，并使控制信號(hào)10，21，使T3、T4截止，T5導(dǎo)通，使讀出放大器兩端Wl、W2處于相同電位。 讀出時(shí)，先使20，T5截止。放大器處于不穩(wěn)定平衡狀態(tài)。這時(shí)使11，T3、T4導(dǎo)通， T1、T2、T3、T4構(gòu)成雙穩(wěn)態(tài)觸發(fā)器，其穩(wěn)定狀態(tài)取決于W

12、1、W2兩點(diǎn)電位。 設(shè)選中的行選擇線處于讀出放大器右側(cè)（如行65），同時(shí)使處于讀出放大器另一側(cè)的預(yù)選單元選擇線有效（如XW11）。這樣，在放大器兩側(cè)的位線W1和W2上將有不同電位： 預(yù)選單元側(cè)具有0與1電平的中間值 被選行側(cè)具有所存信息的電平值0或1。 若選中存儲(chǔ)電路原存“1”，則W2電位高于W1的電位。使T1導(dǎo)通，T2截止，因而W2端輸出高電平，經(jīng)I/O緩沖器輸出“1”信息，并且W2的高電平使被選存儲(chǔ)電路的電容充電，實(shí)現(xiàn)信息再生。 若選中存儲(chǔ)電路原存“0”，則W2電位低于W1的電位。使T1截止，T2導(dǎo)通，因而W2端輸出低電平，經(jīng)I/O緩沖器輸出“0”信息，并回送到原電路，使信息再生。 寫入時(shí)

13、，在T3、T4開(kāi)始導(dǎo)通的同時(shí)，將待寫信息加到W2上。 寫1：W2加高平，將被選電路的存儲(chǔ)電容充電為有電荷，實(shí)現(xiàn)寫1。 寫0：W2為低電平，使被選電路的存儲(chǔ)電容放電為無(wú)電荷，實(shí)現(xiàn)寫0。4116芯片的讀、寫周期時(shí)序 在讀周期中，行地址必須在RAS有效前有效，列地址必須在CAS有效前有效，并且在CAS到來(lái)之前，WE必須為高電平，并保持到CAS結(jié)束之后。 在寫周期中，當(dāng)WE有效之后，所加的DIN信號(hào)必須保持到CAS變?yōu)榈碗娖街?，RAS、CAS和WE全部有效時(shí)，將DIN數(shù)據(jù)寫入被選的存儲(chǔ)單元。讀周期（列選通下降沿觸發(fā)）寫周期（列選通下降沿觸發(fā)） 例：SRAM的寫入時(shí)序圖。其中R/W是讀/寫命令控制線，當(dāng)R/W線為低電平時(shí)，存