物理章門電路與組合邏輯電路PPT學(xué)習(xí)教案

1、會計學(xué)1物理章門電路與組合邏輯電路物理章門電路與組合邏輯電路（2-2）在電子電路中，用高、低電平分別表示邏輯1和0兩種邏輯狀態(tài)。正邏輯：高電平表示 “1”，低電平表示“0”負邏輯：高電平表示“0”，低電平表示“1” 在本書中，采用的是正邏輯。第1頁/共186頁（2-3）獲得高低電平的基本原理：ViVo+UCCRS輸入信號輸出信號開關(guān)S打開，Vo=+UCC，輸出高電平；開關(guān)S閉合，Vo=0，輸出低電平；在電子電路中，開關(guān)S是用半導(dǎo)體二極管或三極管實現(xiàn)的二極管或三極管的開關(guān)作用。10第2頁/共186頁（2-4）5.1.1 半導(dǎo)體二極管的開關(guān)特性二極管的單向?qū)щ娦?，即外加正向電壓時二極管導(dǎo)通，外加反

2、向電壓時二極管截止。相當(dāng)于一個受外加電壓極性控制的開關(guān)。R+UCCS+_uiui+_uo當(dāng)ui=UCC時，二極管截止，開關(guān)S斷開，uo=+UCC，輸出“1”；CCUCCU” 1 “ 平 高電第3頁/共186頁（2-5）R+UCCS+_uiui+_uo5.2 半導(dǎo)體二極管和三極管的開關(guān)特性00” 0 “ 平低電5.1.1 半導(dǎo)體二極管的開關(guān)特性二極管的單向?qū)щ娦裕赐饧诱螂妷簳r二極管導(dǎo)通，外加反向電壓時二極管截止。相當(dāng)于一個受外加電壓極性控制的開關(guān)。高、低電平有一個允許的電壓范圍，而不是某個特定的電壓值。當(dāng) ui = 0 時，二極管導(dǎo)通，開關(guān)S閉合，uo=0，輸出“0”；第4頁/共186頁（2

3、-6）RBEBRCTIBICUCE+UCCIC(mA )1234UCE(V)36912IB=020A40A60A80A100AQCCCRUUCC1、放大狀態(tài)發(fā)射結(jié)正偏，集電結(jié)反偏。BCII5.2.2 半導(dǎo)體三極管的開關(guān)特性第5頁/共186頁（2-7）RBEBRCTIBICUCE+UCCIC(mA )1234UCE(V)36912IB=020A40A60A80A100AQCCCRUUCCQ1靜態(tài)工作點Q上升，上升到Q1時，晶體管進入飽和狀態(tài)。晶體管失去了電流放大作用。BCII ，IB2、飽和狀態(tài)5.2.2 半導(dǎo)體三極管的開關(guān)特性第6頁/共186頁（2-8）RBEBRCTIBICUCE+UCCIC

4、(mA )1234UCE(V)36912IB=020A40A60A80A100AQCCCRUUCCQ10.3VUUIIIICE(sat)CEC(sat)CCB2、飽和狀態(tài)集電結(jié)正向偏置5.2.2 半導(dǎo)體三極管的開關(guān)特性第7頁/共186頁（2-9）RBEBRCTIBICUCE+UCC飽和狀態(tài)的特征：飽和條件 、II1)C(sat)B向偏置； 發(fā)射結(jié)和集電結(jié)都正 、2)CCCCCE(sat)CCC(sat)RURUUI3) 、0U 4)CE(sat)晶體管飽和狀態(tài)的開關(guān)作用：當(dāng)晶體管飽和時，UCE(sat)0，發(fā)射極與集電極之間如同一個開關(guān)接通，其間電阻很小。5.2.2 半導(dǎo)體三極管的開關(guān)特性第8

5、頁/共186頁（2-10）RBEBRCTIBICUCE+UCCIC(mA )1234UCE(V)36912IB=020A40A60A80A100AQCCCRUUCCQ1。 0，U 可靠截止 保證 。為 0，I 0IBECB靜態(tài)工作點Q下降，下降到Q2時，晶體管進入截止?fàn)顟B(tài)。，B I3、截止?fàn)顟B(tài)Q25.2.2 半導(dǎo)體三極管的開關(guān)特性第9頁/共186頁（2-11）RBEBRCTIBICUCE+UCCIC(mA )1234UCE(V)36912IB=020A40A60A80A100AQCCCRUUCCQ1Q2晶體管截止?fàn)顟B(tài)的開關(guān)作用：當(dāng)晶體管截止時，IC0，發(fā)射極與集電極之間如同一個開關(guān)斷開，其間電

6、阻很大。5.2.2 半導(dǎo)體三極管的開關(guān)特性第10頁/共186頁（2-12）R1R2AF+uccuAtuFt+ucc0.3V三極管的開關(guān)特性：5.2.2 半導(dǎo)體三極管的開關(guān)特性第11頁/共186頁（2-13）總結(jié)：數(shù)字電路就是利用晶體管的開關(guān)作用進行工作的。晶體管時而從截止躍變到飽和，時而從飽和躍變到截止；不是工作在飽和狀態(tài)，就是工作在截止?fàn)顟B(tài)，只是在飽和和截止兩種工作狀態(tài)轉(zhuǎn)換的瞬間才經(jīng)過放大狀態(tài)。5.2.2 半導(dǎo)體三極管的開關(guān)特性第12頁/共186頁（2-14）在電子電路中，邏輯門電路是由半導(dǎo)體二極管或三極管實現(xiàn)的，在邏輯門電路中，有分立元件電路，也有集成門電路。第13頁/共186頁（2-15

7、）二極管與門YDADBAB+12VA B Y 0 0 0 0 1 0 1 0 0 1 1 1 BAY共有22個邏輯狀態(tài)第14頁/共186頁（2-16）二極管與門YDADBAB+12V5.3.1 二極管與門電路BAY共有22個邏輯狀態(tài)ABY“與”門圖形符號第15頁/共186頁（2-17）A B Y 0 0 0 0 1 1 1 0 1 1 1 1 二極管或門YD1D2AB-12VBAY共有22個邏輯狀態(tài)第16頁/共186頁（2-18）二極管或門YD1D2AB-12VBAY共有22個邏輯狀態(tài)A1BY“或”門圖形符號5.3.2 二極管或門電路第17頁/共186頁（2-19）R1DR2AY+12V+3V

8、晶體管非門A Y 1 0 0 1 嵌位二極管AY 共有2個邏輯狀態(tài)第18頁/共186頁（2-20）R1DR2AY+12V+3V晶體管非門嵌位二極管AY 共有2個邏輯狀態(tài)A1Y“非”門圖形符號5.3.3 三極管非門電路第19頁/共186頁（2-21）R1DR2Y+12V+3V晶體管“非” 門“與非” 門BAY全“1”出“0”有“0”出“1”D1D2AB+12V二極管“與” 門Y1“與非”門圖形符號ABY與非門電路第20頁/共186頁（2-22）R1DR2Y+12V+3V晶體管“非” 門“或非” 門BAY全“0”出“1”有“1”出“0”“或非”門圖形符號A1BY二極管或門YD1D2AB-12V或非

9、門電路第21頁/共186頁（2-23）AB例：兩輸入端的與門、或門、與非門、或非門對應(yīng)下列輸入波形的輸出波形分別如下：與門或門與門：全1才1；或門：有1就1與非門或非門與非門：有低必高，全高才低；或非門：有高必低，全低才高第22頁/共186頁（2-24）1、體積大、工作不可靠。2、需要不同電源。3、各種門的輸入、輸出電平不匹配。第23頁/共186頁（2-25）將數(shù)字電路中的元、器件和連線制作在同一半導(dǎo)體芯片上，制成集成電路。與分離元件電路相比，集成電路具有體積小、可靠性高、速度快的特點，而且輸入、輸出電平匹配，所以早已廣泛采用。根據(jù)電路內(nèi)部的結(jié)構(gòu)，可分為DTL、TTL、HTL、MOS管集成門電

10、路。第24頁/共186頁（2-26）+5VYR4R2R1T2R3T4T1T5B1AD1D2(VI)(VO)4k1.6k1301k(VC2)(VE2)從三極管輸入從三極管輸出三極管三極管邏輯電路（TTL）電路電路結(jié)構(gòu)第25頁/共186頁（2-27）輸出級倒相級輸入級5.4.1 TTL 反相器的電路結(jié)構(gòu)和工作原理+5VYR4R2R1T2R3T4T1T5B1AD1D2(VI)(VO)4k1.6k1301k(VC2)(VE2)第26頁/共186頁（2-28）5.4.1 TTL 反相器的電路結(jié)構(gòu)和工作原理+5VYR4R2R1T2R3T4T1T5B1AD1D2(VI)(VO)4k1.6k1301k(VC2

11、)(VE2)工作原理當(dāng)VI =VIL（低電平“0”）時，0.2V設(shè)PN結(jié)正向壓降為0.7V導(dǎo)通VB1 =0.9V截止截止第27頁/共186頁（2-29）5.4.1 TTL 反相器的電路結(jié)構(gòu)和工作原理+5VYR4R2R1T2R3T4T1T5B1AD1D2(VI)(VO)4k1.6k1301k(VC2)(VE2)工作原理當(dāng)VI =VIL（低電平“0”）時，0.2VVB1 =0.9V導(dǎo)通高電平設(shè)PN結(jié)正向壓降為0.7V輸出VO為高電平“1”。第28頁/共186頁（2-30）5.4.1 TTL 反相器的電路結(jié)構(gòu)和工作原理+5VYR4R2R1T2R3T4T1T5B1AD1D2(VI)(VO)4k1.6k

12、1301k(VC2)(VE2)工作原理當(dāng)VI =VIH（高電平“1”）時，3.4V設(shè)PN結(jié)正向壓降為0.7V導(dǎo)通VB1 =4.1V導(dǎo)通導(dǎo)通低電平輸出VO為低電平“0”。第29頁/共186頁（2-31）5.4.1 TTL 反相器的電路結(jié)構(gòu)和工作原理+5VYR4R2R1T2R3T4T1T5B1AD1D2(VI)(VO)4k1.6k1301k(VC2)(VE2)工作原理TTL反相器的邏輯功能：Y = A第30頁/共186頁（2-32）5.4.1 TTL 反相器的電路結(jié)構(gòu)和工作原理電壓傳輸特性理想的傳輸特性V0(V)Vi(V)123UOHUOL(0.3V)(3.4V)UT閾值電壓UT=1.4VVi(V

13、)實際的傳輸特性V0(V)123UOH(3.4V)UOL(0.3V)0.71.4輸出高電平輸出低點平第31頁/共186頁（2-33）TTL “與非” 門電路多發(fā)射極晶體管二極管“與”門CBAYABYC+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABCABCB1C1R1+5V第32頁/共186頁（2-34）1、任一輸入為低電平“0”（0.3V）時“0”不足以讓T2、T5導(dǎo)通發(fā)射結(jié) 正向偏置1V+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABC三個PN結(jié)導(dǎo)通需2.1VTTL “與非” 門電路第33頁/共186頁（2-35）+5VYR4R2R1T2R3R5T3T4T1T5B1

14、C1ABCuo1、任一輸入為低電平“0”（0.3V）時“0”1Vuo=5-uR2-ube3-ube43.4V 高電平“1”！TTL “與非” 門電路第34頁/共186頁（2-36）“1”高電位“1”全反偏1V2、輸入全為高電平“1”（3.4V）時+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABC截止全導(dǎo)通TTL “與非” 門電路第35頁/共186頁（2-37）“1”全反偏1V2、輸入全為高電平“1”（3.4V）時+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABC全導(dǎo)通飽和VY=0.3V低電平“0”高電位“1”TTL “與非” 門電路第36頁/共186頁（2-38）一、電

15、壓傳輸特性TTL “與非” 門的特性和技術(shù)參數(shù)實驗電路&+5Vuiu0電壓傳輸特性曲線是通過實驗得出的。實驗電路的特點：將某一輸入端的電壓由零逐漸增大，而將其它輸入端接在電源正極保持恒定高電位。第37頁/共186頁（2-39）一、電壓傳輸特性TTL “與非” 門的特性和技術(shù)參數(shù)理想的傳輸特性u0(V)ui(V)123UOHUOL(0.3V)(3.4V)UT閾值電壓UT=1.4Vui(V)實際的傳輸特性u0(V)123UOH(3.4V)UOL(0.3V)0.71.4輸出高電平輸出低點平第38頁/共186頁（2-40）1、輸出高電平UOH、輸出低電平UOL UOH2.4V UOL 0.4V

16、 便認為合格。 典型值UOH=3.4V UOL 0.3V 。 2、閾值電壓UTuiUT時，認為 ui是高電平。UT=1.4V一、電壓傳輸特性TTL “與非” 門的特性和技術(shù)參數(shù)第39頁/共186頁（2-41）二、輸入、輸出負載特性&？1、前后級之間電流的關(guān)系TTL “與非” 門的特性和技術(shù)參數(shù)第40頁/共186頁（2-42）+5VR4R2R5T3T4R1T1+5V前級輸出為 高電平時前級后級反偏電流由前級流向后級電流IOH（拉電流）二、輸入、輸出負載特性1、前后級之間電流的關(guān)系TTL “與非” 門的特性和技術(shù)參數(shù)負載門第41頁/共186頁（2-43）前級輸出為 低電平時+5VR2R13

17、kT2R3T1T5b1c1R1T1+5V前級后級電流由后級流入前級電流IOL (灌電流)二、輸入、輸出負載特性1、前后級之間電流的關(guān)系TTL “與非” 門的特性和技術(shù)參數(shù)第42頁/共186頁（2-44）名名稱稱及及符符號號 含含義義 輸輸入入低低電電平平電電流流 IiL 輸輸入入為為低低電電平平時時流流入入輸輸入入端端的的電電流流-1 .4mA。 輸輸入入高高電電平平電電流流 IiH 輸輸入入為為高高電電平平時時流流入入輸輸入入端端的的電電流流幾幾十十A。 關(guān)于電流的技術(shù)參數(shù)二、輸入、輸出負載特性TTL “與非” 門的特性和技術(shù)參數(shù)第43頁/共186頁（2-45）2、扇出系數(shù)NO扇出系數(shù)是指一

18、個“與非”門能帶同類門的最大數(shù)目，它表示帶負載的能力。對TTL “與非”門，NO8。二、輸入、輸出負載特性TTL “與非” 門的特性和技術(shù)參數(shù)第44頁/共186頁（2-46）3、輸入端接一電阻R接地“1”,“0”？二、輸入、輸出負載特性TTL “與非” 門的特性和技術(shù)參數(shù)Rui+5VFR4R2R13kT2R5R3T3T4T1T5b1c1第45頁/共186頁（2-47）3、輸入端接一電阻R接地二、輸入、輸出負載特性TTL “與非” 門的特性和技術(shù)參數(shù)R較小時uiUT T2不導(dǎo)通，輸出高電平。R增大Ruiui=UT時，輸出低電平。)U5(RRRu1be1i 1.4VR34.3RR臨界=1.45KR

19、ui+5VFR4R2R13kT2R5R3T3T4T1T5b1c1第46頁/共186頁（2-48）1、懸空的輸入端相當(dāng)于接高電平。2、為了防止干擾，可將懸空的輸入端接高電平。第47頁/共186頁（2-49）4、平均傳輸時間tuootuio50%50%tpd1tpd2平均傳輸時間2tttpd2pd1pd二、輸入、輸出負載特性TTL “與非” 門的特性和技術(shù)參數(shù)第48頁/共186頁（2-50）三態(tài)輸出“與非”門電路D+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABE特點：它的輸出除出現(xiàn)高電平和低電平外，還可以出現(xiàn)高阻狀態(tài)。 E 控制端A、B 輸入端第49頁/共186頁（2-51）D+5V

20、YR4R2R1T2R3R5T3T4T1T5B1C1ABE當(dāng)控制端 E=“1”時：D截止BAY電路處于工作狀態(tài)。三態(tài)輸出“與非”門電路第50頁/共186頁（2-52）D+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABE當(dāng)控制端 E=“0”時：D導(dǎo)通輸出端處于開路狀態(tài)。高阻態(tài)截止截止三態(tài)輸出“與非”門電路第51頁/共186頁（2-53）符號E=1 Y=AB E=0 輸出高阻輸出高阻 功能表&ABYE三態(tài)輸出“與非”門的圖形符號及功能說明：由于電路結(jié)構(gòu)不同，也有當(dāng)控制端為高電平時出現(xiàn)高阻態(tài)，為低電平時處于工作狀態(tài)。三態(tài)輸出“與非”門電路第52頁/共186頁（2-54）三態(tài)門主要作

21、為TTL電路與總線間的接口電路用途：結(jié)論：E1、E2、E3分時接入高電平，總線就會輪流接受各個三態(tài)門的輸出。公用總線&E1&E2&E3第53頁/共186頁（2-55）集電極開路“與非”門電路（OC門）+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABC一般TTL “與非”門電路第54頁/共186頁（2-56）+5VYR2R1T2R3T1T5B1C1ABCOC門電路&ABCY無T3、T4晶體管T5集電極開路！集電極開路“與非”門電路（OC門）第55頁/共186頁（2-57）+5VYR2R1T2R3T1T5B1C1ABCOC門電路工作時，T5的集電極（輸出

22、端）外接電源U和電阻RL，作為OC門的有源負載。RLUCC集電極開路“與非”門電路（OC門）第56頁/共186頁（2-58）OC門可以實現(xiàn)“線與”功能Y=Y1Y2Y3輸出級UCCRLT5T5T5&UCCY1Y2Y3YRLOC1OC2OC3集電極開路“與非”門電路（OC門）第57頁/共186頁（2-59）Y=Y1Y2Y3?任一導(dǎo)通Y=0UCCRLY1Y2Y3Y第58頁/共186頁（2-60）全部截止Y=1所以：Y=Y1Y2Y3!Y=Y1Y2Y3?UCCRLY1Y2Y3Y第59頁/共186頁（2-61）5.5.1 組合邏輯電路的分析方法1、由給定的邏輯圖寫出邏輯關(guān)系表達式。分析步驟：2、用

23、邏輯代數(shù)或卡諾圖對邏輯代數(shù)進行化簡。3、列出輸入輸出狀態(tài)表并得出結(jié)論。電路 結(jié)構(gòu)輸入輸出之間的邏輯關(guān)系（邏輯功能）第60頁/共186頁（2-62）例1：分析下圖的邏輯功能。 ABY&G1&G2&G3&G4XY1Y21、由邏輯圖寫出邏輯式方法：從輸入端到輸出端，依次寫出各個門的邏輯式，最后寫出輸出變量Y的邏輯式。第61頁/共186頁（2-63）例1：分析下圖的邏輯功能。 ABY&G1&G2&G3&G4XY1Y21、由邏輯圖寫出邏輯式ABX G1門：ABAAXY1G2門：ABBBXY2G3門：ABBABAYYY21G4門：對邏輯式進行

24、化簡！第62頁/共186頁（2-64）例1：分析下圖的邏輯功能。 ABY&G1&G2&G3&G4XY1Y21、由邏輯圖寫出邏輯式ABBABAYYY21ABBABAABBABA)BAB()BAA(BBABBAAAABBA反演律！第63頁/共186頁（2-65）例1：分析下圖的邏輯功能。 ABY&G1&G2&G3&G4XY1Y22、由邏輯式列出邏輯狀態(tài)表ABBAYA B Y 0 0 0 1 1 0 1 1 1第64頁/共186頁（2-66）例1：分析下圖的邏輯功能。 ABY&G1&G2&G3&G4XY1

25、Y22、由邏輯式列出邏輯狀態(tài)表ABBAYA B Y 0 0 0 1 1 0 1 1 11第65頁/共186頁（2-67）例1：分析下圖的邏輯功能。 ABY&G1&G2&G3&G4XY1Y22、由邏輯式列出邏輯狀態(tài)表ABBAYA B Y 0 0 0 1 1 0 1 1 11其余填“0”！00第66頁/共186頁（2-68）例1：分析下圖的邏輯功能。 ABY&G1&G2&G3&G4XY1Y23、分析邏輯功能ABBAYA B Y 0 0 0 1 1 0 1 1 11：當(dāng)輸入A、B不同為“1”或“0”時，輸出為“1”；否則，輸出為“0”。

26、“異或”門電路00BA=1第67頁/共186頁（2-69）：分析下圖的邏輯功能。 ABABBA BABA BABAYBABABABA &ABY11第68頁/共186頁（2-70）A B Y 0 0 1 0 1 0 1 0 0 1 1 1 真值表相同為“1”不同為“0”同或門=1BAY第69頁/共186頁（2-71）任務(wù)要求最簡單的邏輯電路分析步驟：b、定義輸入和輸出變量的邏輯狀態(tài)（1和0）。3、選擇組成邏輯圖的器件類型?？蛇x用小規(guī)模集成門電路組成相應(yīng)的邏輯電路，也可選用中規(guī)模集成的常用邏輯器件或可編程邏輯器件等構(gòu)成相應(yīng)的邏輯電路。2、根據(jù)邏輯狀態(tài)表寫出邏輯表達式；1、進行邏輯抽象。a、

27、確定輸入變量和輸出變量。事件的原因為輸入變量，事件的結(jié)果為輸出變量。c、根據(jù)邏輯要求，列邏輯狀態(tài)表；第70頁/共186頁（2-72）任務(wù)要求最簡單的邏輯電路b、使用中規(guī)模集成的常用組合邏輯電路時，需要將邏輯函數(shù)變換為適當(dāng)?shù)男问?，以便能用最少的器件和最簡單的連線接成所要求的邏輯電路。分析步驟：6、工藝設(shè)計。為了把邏輯電路實現(xiàn)為具體的電路裝置，需要作一系列的工藝設(shè)計工作，包括設(shè)計機箱、面板、電源、顯示電路、控制開關(guān)等等。最后還必須完成組裝和調(diào)試。5、根據(jù)化簡或變換后的邏輯函數(shù)式，畫出邏輯圖。4、將邏輯函數(shù)化簡成適當(dāng)?shù)男问健、使用小規(guī)模集成的門電路進行設(shè)計時，需要將邏輯函數(shù)化簡成最簡形式；5.5.

28、2 組合邏輯電路的設(shè)計方法第71頁/共186頁（2-73）：設(shè)計三人表決電路（A、B、C）。每人有一個按鍵，如果同意則按下，不同意則不按。結(jié)果用指示燈表示，多數(shù)同意時指示燈亮，否則不亮。1、首先指明邏輯符號取“0”、“1”的含義。三個按鍵A、B、C按下時為“1”，不按時為“0”。輸出是Y，指示燈亮是“1”，否則是“0”。2、根據(jù)題意列出邏輯狀態(tài)表、邏輯式、最終畫出邏輯圖。第72頁/共186頁（2-74）：設(shè)計三人表決電路（A、B、C）。每人有一個按鍵，如果同意則按下，不同意則不按。結(jié)果用指示燈表示，多數(shù)同意時指示燈亮，否則不亮。A B C Y 0 0 0 0 0 0 1 0 0 1 0 0 1

29、 0 0 0 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 1 邏輯狀態(tài)表1）、根據(jù)要求列出邏輯狀態(tài)表第73頁/共186頁（2-75）：設(shè)計三人表決電路（A、B、C）。每人有一個按鍵，如果同意則按下，不同意則不按。結(jié)果用指示燈表示，多數(shù)同意時指示燈亮，否則不亮。2）、根據(jù)邏輯狀態(tài)表寫出邏輯表達式ABCCABCBABCAYA B C Y 0 0 0 0 0 0 1 0 0 1 0 0 1 0 0 0 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 1 邏輯狀態(tài)表第74頁/共186頁（2-76）：設(shè)計三人表決電路（A、B、C）。每人有一個按鍵，如果同意則按下，不同意則不按

30、。結(jié)果用指示燈表示，多數(shù)同意時指示燈亮，否則不亮。3）、將邏輯表達式化成最簡式ABCCABCBABCAY用卡諾圖化簡ABC000111100100100111ABBCCABCABYAC第75頁/共186頁（2-77）4）、根據(jù)邏輯表達式畫出邏輯圖。CABCABYB&AB1Y&C&第76頁/共186頁（2-78）CABCAB CABCAB &AB&C&YCABCABY若用與非門實現(xiàn)第77頁/共186頁（2-79）：旅客列車分特快、直快和普快，并依此為優(yōu)先通行次序。某站在同一時間只能有一趟列車從車站開出，即只能給出一個開車信號，試畫出滿足上述要求的邏

31、輯電路。設(shè)A、B、C分別代表特快、直快、普快，開車信號分別為YA、YB、YC。第78頁/共186頁（2-80）1、首先指明邏輯符號取“0”、“1”的含義。列車在為“1”，不在為“0”。輸出是三個信號燈（YA、YB、YC），信號燈亮是“1”，不亮是“0”。第79頁/共186頁（2-81）2、根據(jù)題意列出邏輯狀態(tài)表。 A B C YA YB YC 0 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 1 0 0 1 1 0 1 0 1 0 0 1 0 0 1 0 1 1 0 0 1 1 0 1 0 0 1 1 1 1 0 0 第80頁/共186頁（2-82）AABCCABCBACBAYA

32、3、根據(jù)邏輯狀態(tài)表寫出邏輯式，并化簡 A B C YA YB YC 0 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 1 0 0 1 1 0 1 0 1 0 0 1 0 0 1 0 1 1 0 0 1 1 0 1 0 0 1 1 1 1 0 0 BABCACBAYBCBAYC第81頁/共186頁（2-83）4、根據(jù)最簡邏輯表達式畫出邏輯圖AYABAYBCBAYCAB&11YAYB&CYC第82頁/共186頁（2-84）在各種數(shù)字系統(tǒng)中，有些邏輯電路（編碼器、譯碼器、數(shù)據(jù)選擇器、計數(shù)器、加法器等等）經(jīng)常、大量出現(xiàn)，為了使用方便，已經(jīng)把這些邏輯電路制成了中、小規(guī)模集成

33、的標準化集成電路產(chǎn)品，可以直接使用，而不用重復(fù)設(shè)計這些邏輯電路。下面分別介紹它們的工作原理和使用方法。第83頁/共186頁（2-85）在數(shù)字電路中，所謂編碼，就是把若干個0和1按一定規(guī)律編排起來組成不同的代碼（二進制數(shù)）來表示某一對象或信號的過程。一位二進制代碼有0和1兩種，可以表示兩個信號；兩位二進制代碼有00、01、10和11四種，可以表示四種信號；以此類推， n位二進制代碼就有2n個組合，可以表示2n個信號。第84頁/共186頁（2-86）目前經(jīng)常使用的編碼器有：普通編碼器和優(yōu)先編碼器。普通編碼器中，任何時刻只允許輸入一個編碼信號，否則輸出將發(fā)生混亂。優(yōu)先編碼器中，允許同時輸入兩個以上的

34、編碼信息。第85頁/共186頁（2-87）二進制編碼器是將某種信號的輸入編成二進制代碼輸出的電路。二進制普通編碼器第86頁/共186頁（2-88）例：將I0、 I1、 I2、 I3、 I4、 I5、 I6、 I7八個輸入信號編成對應(yīng)的二進制代碼輸出。1、確定二進制代碼的位數(shù)因為輸入有八種信號，所以用3位二進制代碼輸出（2n=8，n=3）。這種編碼器通常稱為8/3線編碼器。3位二進制普通編碼器8線-3線編碼器0I1I2I3I4I5I6I7I0Y1Y2Y框圖第87頁/共186頁（2-89）2、列編碼表編碼表是把待編碼的八個信號與對應(yīng)的二進制代碼列成表格。這種對應(yīng)關(guān)系是人為設(shè)定的。不唯一。I0I1I

35、2I3I4I5I6I7Y2Y1Y01 10 00 00 00 00 00 00 00 00 00 00 01 10 00 00 00 00 00 00 00 01 10 00 01 10 00 00 00 00 00 01 10 00 00 00 01 10 00 00 00 01 10 00 00 00 00 00 01 10 00 00 00 01 11 10 00 00 00 00 01 10 00 01 10 01 10 00 00 00 00 00 01 10 01 11 10 00 00 00 00 00 00 00 01 11 11 11 1輸入變量輸入變量輸出變量輸出變量因為普

36、通編碼要求每次只能輸入一個編碼信號，故狀態(tài)表中只能出現(xiàn)這些輸入變量的取值組合，其他的取值組合是不可能出現(xiàn)的，即它們對應(yīng)的最小項為無關(guān)項。這組輸入變量為約束變量。第88頁/共186頁（2-90）3、由編碼表寫出邏輯表達式I0I1I2I3I4I5I6I7Y2Y1Y01 10 00 00 00 00 00 00 00 00 00 00 01 10 00 00 00 00 00 00 00 01 10 00 01 10 00 00 00 00 00 01 10 00 00 00 01 10 00 00 00 01 10 00 00 00 00 00 01 10 00 00 00 01 11 10 00

37、 00 00 00 01 10 00 01 10 01 10 00 00 00 00 00 01 10 01 11 10 00 00 00 00 00 00 00 01 11 11 11 1輸入變量輸入變量輸出變量輸出變量7653765432107654321076543210765432102IIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIY7642765432107654321076543210765432101IIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIY利用無關(guān)項化簡7541765432107654321076543210765432

38、100IIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIY第89頁/共186頁（2-91）4、由邏輯式畫出邏輯圖Y21Y111Y0I7I6I5I4I3I2I1用與或門實現(xiàn)76532IIIIY76421IIIIY75410IIIIY第90頁/共186頁（2-92）4、由邏輯式畫出邏輯圖76532IIIIY76421IIIIY75410IIIIY76537653IIIIIIII76427642IIIIIIII75417541IIIIIIIIY2Y1Y0用與非門實現(xiàn)1I17I6I5I4I3I2I1I1I21I31I41I51I61I7第91頁/共186頁（2-93）4、由邏輯式

39、畫出邏輯圖Y2Y1Y0用與非門實現(xiàn)1I17I6I5I4I3I2I1I1I21I31I41I51I61I7注意：普通編碼在任意時刻只允許一個信號輸入。I1=1，其余為0時，輸出：001；I4=1，其余為0時，輸出：011；I1 I7全為0時(I0)，輸出：000。第92頁/共186頁（2-94）二 十進制編碼器是將十進制的十個數(shù)碼0，1，2，3，4，5，6，7，8，9 編成二進制代碼的電路。輸入的是09十個數(shù)碼，輸出的是對應(yīng)的二進制代碼（BCD碼）。二 十進制普通編碼器第93頁/共186頁（2-95）1、確定二進制代碼的位數(shù)因為輸入有十個代碼，所以應(yīng)用4位二進制代碼輸出（2n 10，n=4）。這

40、種編碼器通常稱為10/4線編碼器。第94頁/共186頁（2-96）2、列編碼表四位二進制代碼共有十六種狀態(tài)組合，其中任何十種狀態(tài)都可表示09十個數(shù)。最常用的是8421編碼方式。在四位二進制代碼的十六種狀態(tài)中取出前面的十種狀態(tài)，表示0-9十個數(shù)碼輸入輸 出十進制數(shù) Y3 Y2 Y1 Y00（I0）1 （I1）2 （I2）3 （I3）4 （I4）5 （I5）6 （I6）7 （I7）8 （I8）9 （I9） 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1第95頁/共186頁（2-97）3、

41、由編碼表寫出邏輯式983IIY76542IIIIY975310IIIIIY98II 7654IIII97531IIIII76321IIIIY7632IIII輸入輸 出十進制數(shù) Y3 Y2 Y1 Y00（I0）1 （I1）2 （I2）3 （I3）4 （I4）5 （I5）6 （I6）7 （I7）8 （I8）9 （I9） 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1第96頁/共186頁（2-98）983IIY76542IIIIY975310IIIIIY76321IIIIY4、由邏輯式畫出

42、邏輯圖Y2Y1Y3Y01I71I61I51I41I31I21I11I81I99876543211I2I3I4I5I6I7I8I9I第97頁/共186頁（2-99）舉例：分析如下組合邏輯電路的功能18421編碼器ABCD11Y0123456789BCDDADCBADCBADA第98頁/共186頁（2-100）舉例：分析如下組合邏輯電路的功能DCBADA18421編碼器ABCD11Y0123456789BCDDADCBADCBADACBADA)CBDA(D)CBDA(DCBADADCBADA第99頁/共186頁（2-101）舉例：分析如下組合邏輯電路的功能CBADADCBADA18421編碼器AB

43、CD11Y0123456789BCDDADCBADCBADA輸出輸 入Y D C B A0101010101 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1奇數(shù)校驗器第100頁/共186頁（2-102）優(yōu)先編碼器中，允許同時輸入兩個以上的編碼信息。不過在設(shè)計優(yōu)先編碼器時已經(jīng)將所有的輸入信號按優(yōu)先順序排了隊，當(dāng)幾個輸入信號同時出現(xiàn)時，只對其中優(yōu)先權(quán)最高的一個進行編碼。下面對74LS148系列集成優(yōu)先二進制編碼器的工作原理進行介紹。第101頁/共186頁（2-103）有9個輸入和5個輸出

44、，且均以低電平作為有效信號。8線-3線74LS148優(yōu)先編碼器框圖0I1I2I3I4I5I6I7I0Y1Y2Y8線-3線74LS148優(yōu)先編碼器SSYEXY第102頁/共186頁（2-104）74LS148優(yōu)先編碼器8線-3線74LS148優(yōu)先編碼器邏輯圖1111111111111110I1I2I3I4I5I6I7ISSYEXY0Y1Y2Y1G3G2G基本電路)SIII(I7654)SIIIIIII(I76543542)SIIIIIIIII(I7656436421第103頁/共186頁（2-105）8線-3線74LS148優(yōu)先編碼器邏輯圖74LS148優(yōu)先編碼器1111111111111110

45、I1I2I3I4I5I6I7ISSYEXY0Y1Y2Y1G3G2G控制電路：選通輸入端S編碼器才能正常工作。 0S 時，只有入。：電路工作，但無編碼輸0YS出端選通輸YS擴展端EXY輸入。 電路工作，而且有編碼：0YEXSIIIIIIIIY76543210S)SIIIIIIII (SSIIIIIIIIY7654321076543210EX控制編碼器的工作狀態(tài)擴展編碼功能第104頁/共186頁（2-106）1 11 11 11 11 11 10 01 11 11 11 11 11 11 11 11 11 11 10 01 10 00 00 00 00 01 10 00 00 01 10 00 0

46、1 11 10 00 00 01 11 10 01 10 01 10 00 00 01 11 11 10 01 11 11 10 00 00 01 11 11 11 11 10 00 01 10 00 00 01 11 11 11 11 11 10 01 11 10 00 00 01 11 11 11 11 11 11 11 10 01 10 00 00 01 11 11 11 11 11 11 11 11 11 11 10 0輸入輸入輸出輸出S0I1I2I3I4I5I6I7I2Y1Y0YSYEXY74LS148功能表1、在S=0時，允許同時有多個輸入端為低電平，即有輸入信號。第105頁/共1

47、86頁（2-107）2、I7 的優(yōu)先權(quán)最高，I0的優(yōu)先權(quán)最低。即當(dāng)I7=0時，無論其它輸入端有無輸入信號（表中以表示），輸出端只給出I7的編碼，以此類推。1 11 11 11 11 11 10 01 11 11 11 11 11 11 11 11 11 11 10 01 10 00 00 00 00 01 10 00 00 01 10 00 01 11 10 00 00 01 11 10 01 10 01 10 00 00 01 11 11 10 01 11 11 10 00 00 01 11 11 11 11 10 00 01 10 00 00 01 11 11 11 11 11 10 01

48、 11 10 00 00 01 11 11 11 11 11 11 11 10 01 10 00 00 01 11 11 11 11 11 11 11 11 11 11 10 0輸入輸入輸出輸出S0I1I2I3I4I5I6I7I2Y1Y0YSYEXY74LS148功能表第106頁/共186頁（2-108）1 11 11 11 11 11 10 01 11 11 11 11 11 11 11 11 11 11 10 01 10 00 00 00 00 01 10 00 00 01 10 00 01 11 10 00 00 01 11 10 01 10 01 10 00 00 01 11 11 1

49、0 01 11 11 10 00 00 01 11 11 11 11 10 00 01 10 00 00 01 11 11 11 11 11 10 01 11 10 00 00 01 11 11 11 11 11 11 11 10 01 10 00 00 01 11 11 11 11 11 11 11 11 11 11 10 0輸入輸入輸出輸出S0I1I2I3I4I5I6I7I2Y1Y0YSYEXY74LS148功能表3、表中的3種輸出組合“111”，可以由YS、YEX的狀態(tài)加以區(qū)別。第107頁/共186頁（2-109）例：用兩片74LS148接成16線-4線優(yōu)先編碼器。將A0A1516個低電

50、平輸入信號編為4位二進制代碼。其中A15的優(yōu)先權(quán)最高，A0的優(yōu)先權(quán)最低。 0 00 00 00 00 0 0 01 10 00 00 01 1 0 01 11 10 00 01 10 0 0 01 11 11 10 00 01 11 1 0 01 11 11 11 10 01 10 00 0 0 01 11 11 11 11 10 01 10 01 1 0 01 11 11 11 11 11 10 01 11 10 0 0 01 11 11 11 11 11 11 10 01 11 11 1 0 01 11 11 11 11 11 11 11 11 10 00 00 0 0 01 11 11

51、11 11 11 11 11 11 11 10 00 01 1 0 01 11 11 11 11 11 11 11 11 11 11 10 01 10 0 0 01 11 11 11 11 11 11 11 11 11 11 11 10 01 11 1 0 01 11 11 11 11 11 11 11 11 11 11 11 11 11 10 00 0 0 01 11 11 11 11 11 11 11 11 11 11 11 11 11 11 10 01 10 01 11 11 11 11 11 11 11 11 11 11 11 11 11 11 11 11 10 00 01 11 11

52、 11 11 11 11 11 11 11 11 11 11 11 11 11 11 11 11 1輸入輸入輸出輸出0A1A2A3A4A5A6A7A8A9A10A11A12A13A14A15A3Z2Z1Z0Z第108頁/共186頁（2-110） 0 00 00 00 00 0 0 01 10 00 00 01 1 0 01 11 10 00 01 10 0 0 01 11 11 10 00 01 11 1 0 01 11 11 11 10 01 10 00 0 0 01 11 11 11 11 10 01 10 01 1 0 01 11 11 11 11 11 10 01 11 10 0 0

53、01 11 11 11 11 11 11 10 01 11 11 1 0 01 11 11 11 11 11 11 11 11 10 00 00 0 0 01 11 11 11 11 11 11 11 11 11 10 00 01 1 0 01 11 11 11 11 11 11 11 11 11 11 10 01 10 0 0 01 11 11 11 11 11 11 11 11 11 11 11 10 01 11 1 0 01 11 11 11 11 11 11 11 11 11 11 11 11 11 10 00 0 0 01 11 11 11 11 11 11 11 11 11 11

54、11 11 11 11 10 01 10 01 11 11 11 11 11 11 11 11 11 11 11 11 11 11 11 11 10 00 01 11 11 11 11 11 11 11 11 11 11 11 11 11 11 11 11 11 11 1輸入輸入輸出輸出0A1A2A3A4A5A6A7A8A9A10A11A12A13A14A15A3Z2Z1Z0Z74LS148(1)74LS148(2)。的輸出均為此時，故：的信號進行編碼。允，中無信號輸入時，1)2(148470YSAA對 許1Y0YAAS2170EX2S2158LS。的輸出均為此時，不工作。，故：信號編碼；只對

55、不管有無信號，入信號，中有只要1) 1 (14847) 1 (148471YSAAAA01Y 輸AAS21158702S2158LSLSYEX74LS148(2)的輸出74LS148(1)的輸出第109頁/共186頁（2-111）用兩片74LS148接成的16線-4線二進制優(yōu)先編碼器邏輯圖0I1I2I3I4I5I6I7IEXY2Y1Y0Y2SS2Y15A14A13A12A11A9A10A8A74LS148(2)0I1I2I3I4I5I6I7IEXY2Y1Y0Y1SS1Y7A6A5A4A3A1A2A0A74LS148(1)3Z2Z1Z0Z第110頁/共186頁（2-112）譯碼和編碼的過程相反。

56、編碼是指將某種信號或十進制數(shù)（輸入）編成二進制代碼（輸出）；譯碼是將二進制代碼（輸入）按其編碼時的原意譯成對應(yīng)的信號或十進制數(shù)碼（輸出）。第111頁/共186頁（2-113）二進制譯碼器的輸入是一組二進制代碼，輸出是一組與輸入代碼一一對應(yīng)的高、低電平信號。3線-8線譯碼器0Y1Y2Y3Y4Y5Y6Y7Y2A1A0A3線-8線譯碼器框圖第112頁/共186頁（2-114）74LS138是用TTL與非門組成的3線-8線譯碼器。其邏輯電路圖見教材P146圖3.3.8。74LS138 3線-8線譯碼器74LS138 3線-8線譯碼器框圖0Y1Y2Y3Y4Y5Y6Y7Y2A1A0A1S2S3S第113頁

57、/共186頁（2-115）74LS138 3線-8線譯碼器功能表0 01 11 11 11 11 11 11 11 11 11 11 11 11 11 11 11 11 11 10 00 00 00 00 01 11 11 11 11 11 11 11 10 00 00 01 11 10 01 11 11 11 11 11 11 10 00 01 10 01 11 10 01 11 11 11 11 11 10 00 01 11 11 11 11 10 01 11 11 11 11 10 01 10 00 01 11 11 11 10 01 11 11 11 10 01 10 01 11 11

58、 11 11 11 10 01 11 11 10 01 11 10 01 11 11 11 11 11 10 01 11 10 01 11 11 11 11 11 11 11 11 11 10 0輸入輸入輸出輸出1S32SS 2A1A0A0Y1Y2Y3Y4Y5Y6Y7Y高電平。所有的輸出端被封鎖在否則，譯碼器被禁止，態(tài)，時，譯碼器處于工作狀、當(dāng)控制端011321SSS第114頁/共186頁（2-116）74LS138 3線-8線譯碼器功能表0 01 11 11 11 11 11 11 11 11 11 11 11 11 11 11 11 11 11 10 00 00 00 00 01 11 1

59、1 11 11 11 11 11 10 00 00 01 11 10 01 11 11 11 11 11 11 10 00 01 10 01 11 10 01 11 11 11 11 11 10 00 01 11 11 11 11 10 01 11 11 11 11 10 01 10 00 01 11 11 11 10 01 11 11 11 10 01 10 01 11 11 11 11 11 10 01 11 11 10 01 11 10 01 11 11 11 11 11 10 01 11 10 01 11 11 11 11 11 11 11 11 11 10 0輸入輸入輸出輸出1S32

60、SS 2A1A0A0Y1Y2Y3Y4Y5Y6Y7Y地址輸入指定的輸出線送出。通過由地址送來的數(shù)據(jù)只能則從作為“地址”輸入端，而將作為數(shù)據(jù)輸入端，態(tài)時，如果把、當(dāng)譯碼器處于工作狀012101212AAASAAAS第115頁/共186頁（2-117）二 - 十進制譯碼器的邏輯功能是將輸入BCD碼的10個代碼譯成高、低電平輸出信號。（自學(xué)）第116頁/共186頁（2-118）二進制代碼(機器代碼)譯碼特定的輸出信號控制數(shù)碼顯示器，直觀地顯示數(shù)字量。譯碼顯示系統(tǒng)：二-十進制數(shù)碼顯示譯碼器數(shù)碼顯示器第117頁/共186頁（2-119）數(shù)碼顯示器結(jié)構(gòu)字形重疊式：分段式：點矩陣式：輝光數(shù)碼管熒光數(shù)碼管半導(dǎo)體顯示器 七段顯示器液晶顯示器數(shù)碼顯示器第118頁/共186頁（2-120）常用的：七段顯示器 用七個發(fā)光字段來構(gòu)成 0 9 十個數(shù)字。abcdefg每個發(fā)光字段是一個發(fā)光二極管（PN結(jié)）： 磷砷化鎵（GaAsP)第119頁/共186頁（2-121）七段顯示器：顯示數(shù)字情況abcdfg09 a b c d e f g1 0