基于FPGA的數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)

1、.目錄1 緒論11.1 設(shè)計(jì)的背景及意義11.2 國(guó)內(nèi)外的研究現(xiàn)狀21.3 設(shè)計(jì)的內(nèi)容與論文結(jié)構(gòu)31.3.1 設(shè)計(jì)的內(nèi)容31.3.2 論文結(jié)構(gòu)32 系統(tǒng)框架設(shè)計(jì)42.1 設(shè)計(jì)方案42.1.1 計(jì)算機(jī)端軟件選擇42.1.2 系統(tǒng)開(kāi)發(fā)軟件選擇52.2 系統(tǒng)硬件結(jié)構(gòu)62.3 系統(tǒng)軟件結(jié)構(gòu)73 系統(tǒng)的硬件設(shè)計(jì)73.1 數(shù)據(jù)采集電路73.1.1 cyclone ii 系列芯片73.1.2 輸入電路83.1.3 ads782293.1.2 多路模擬開(kāi)關(guān)cd4051123.2 顯示電路143.2.1 74ls138143.2.2 74hc245153.2.3 七段數(shù)碼管163.2.4 顯示電路173.3 串

2、行口通信電路183.3.1 max3232概述183.3.2 rs-232發(fā)送器193.3.3 電容選擇193.3.4 電源去耦194 系統(tǒng)軟件設(shè)計(jì)204.1 程序流程圖204.1.1 時(shí)鐘分頻程序流程圖204.1.2 a/d轉(zhuǎn)換程序流程圖214.2 程序模塊224.2.1 時(shí)鐘產(chǎn)生模塊224.2.2 a/d子程序模塊244.2.3 通信子程序模塊264.2.4 顯示程序275 系統(tǒng)測(cè)試295.1 數(shù)據(jù)采集系統(tǒng)調(diào)試295.2 顯示系統(tǒng)調(diào)試305.3 通信系統(tǒng)調(diào)試305.4 數(shù)據(jù)采集系統(tǒng)整體測(cè)試316 結(jié)論與展望33謝辭34參考文獻(xiàn)35附錄136附錄242摘要數(shù)據(jù)采集是信號(hào)與信息系統(tǒng)一個(gè)重要的組

3、成部分，也是數(shù)字信號(hào)處理的關(guān)鍵環(huán)節(jié)。本論文主要介紹一種基于fpga的數(shù)據(jù)采集系統(tǒng)，提出一種由串行a/d轉(zhuǎn)換芯片ads7822、低成本fpga(cyclone ii)和rs232總線接口組成的數(shù)據(jù)采集系統(tǒng)方案，系統(tǒng)利用a/d器件對(duì)外界輸入模擬電壓信號(hào)模數(shù)轉(zhuǎn)換。ads7822轉(zhuǎn)換輸出的12位數(shù)字信號(hào)在fpga內(nèi)經(jīng)過(guò)處理以后被傳送到顯示設(shè)備以及rs232串行口，最后通過(guò)rs232總線接口把暫存在fpga的數(shù)據(jù)傳送到pc主機(jī)，系統(tǒng)在quartus ii軟件環(huán)境下，將滿足系統(tǒng)功能的vhdl程序下載到fpga內(nèi)，fpga設(shè)計(jì)的內(nèi)部模塊和時(shí)鐘信號(hào)用來(lái)進(jìn)行電路的控制及數(shù)據(jù)緩存和數(shù)據(jù)傳送。在pc主機(jī)上，利用la

4、bview軟件編程顯示采集到的電壓曲線和電壓值。fpga作為數(shù)據(jù)采集系統(tǒng)的核心部件，完成了模擬電壓的采集及內(nèi)部電路的設(shè)計(jì)，使系統(tǒng)具有較強(qiáng)的可適應(yīng)性、可擴(kuò)展性、可調(diào)試性。關(guān)鍵詞：fpga；數(shù)據(jù)采集；a/d轉(zhuǎn)換；rs232；quartus ii；labviewabstract the data acquisition is an important component of the signal and information systems, and also is the key link of the digital signal processing, this paper introdu

5、ces an fpga-based data acquisition system, propose a serial a/d conversion chip ads7822 and low-cost fpga (cyclone ii) and rs232 bus interface for data acquisition system. the system uses a/d device converting the external input analog voltage signal to the digital. ads7822 conversion output 12-bit

6、digital signal transmitted to the rs232 serial port processed within the fpga, transmit data which is temporarily stored in the fpga to the host pc through the rs232 bus interface, the system in the quartus ii software environment, vhdl program to meet the system functions downloaded to the fpga, th

7、e fpga design of internal modules and the clock signal is used for circuit control and data cache and data transfer. using labview programming display the collected voltage curve and voltage values on the host pc. fpga as the core component of the data acquisition system, has completed the acquisiti

8、on of the analog voltage and internal circuitry design, the system has a strong adaptability, scalability, debuggability.keywords： fpga；data acquisition；a / d conversion；rs232；the quartus ii；the labview.1 緒論1.1 設(shè)計(jì)的背景及意義人們的日常生活、生產(chǎn)活動(dòng)和科學(xué)實(shí)驗(yàn)都離不開(kāi)對(duì)數(shù)據(jù)的測(cè)試和信息的采集。測(cè)試和信息采集簡(jiǎn)單來(lái)說(shuō)就是獲得信息，是人們?cè)趯?shí)際的工作中對(duì)被檢測(cè)的對(duì)象的物理、化學(xué)、工程技術(shù)等

9、各個(gè)方面的數(shù)值信息和參量進(jìn)行提取的一個(gè)過(guò)程。由于信息本身它不具備傳輸和交換的功能，所以我們只能夠通過(guò)一定的方法和手段將信息轉(zhuǎn)化為我們能夠知道的信號(hào)。信息采集系統(tǒng)在確定了信息的采集原理和測(cè)量方法之后，就需要設(shè)計(jì)和組成信息采集的測(cè)量系統(tǒng)。根據(jù)系統(tǒng)中所要處理不同類型的信號(hào)，信息采集測(cè)量系統(tǒng)可分為數(shù)字式和模擬式兩種不同數(shù)據(jù)的測(cè)量系統(tǒng)。隨著現(xiàn)代數(shù)字技術(shù)的發(fā)展，越來(lái)越多的信息采集系統(tǒng)采用數(shù)字式的采集系統(tǒng)，因此把信息采集稱作數(shù)據(jù)采集。隨著科學(xué)技術(shù)的迅猛發(fā)展，特別是在雷達(dá)、聲納、瞬態(tài)信號(hào)測(cè)量等一些高速、高精度的信息測(cè)量中，更需要進(jìn)行一些列的高速數(shù)據(jù)采集。當(dāng)前，數(shù)據(jù)采集系統(tǒng)在高速a/d、d/a模數(shù)轉(zhuǎn)換器件發(fā)展的

10、帶動(dòng)下，數(shù)據(jù)信息的采集帶寬正在穩(wěn)步提高。隨著計(jì)算機(jī)技術(shù)的高速發(fā)展，人們利用現(xiàn)代數(shù)字信號(hào)處理技術(shù)來(lái)進(jìn)行高速、大量地處理信息有了非常有效的手段，而數(shù)據(jù)采集技術(shù)在其中起著非常關(guān)鍵的作用?，F(xiàn)場(chǎng)可編程門(mén)陣列(fpga)的出現(xiàn)是超大規(guī)模集成電路技術(shù)和計(jì)算機(jī)輔助設(shè)計(jì)技術(shù)發(fā)展的共同結(jié)果，是現(xiàn)在電子設(shè)計(jì)領(lǐng)域中最具活力和發(fā)展前途的一項(xiàng)技術(shù)，它的硬件描述語(yǔ)言具有可修改性，高集成性，高速低功耗，開(kāi)發(fā)周期短的優(yōu)點(diǎn)，硬件和軟件的并行性，決定了fpga崛起的必然趨勢(shì)?，F(xiàn)場(chǎng)可編程門(mén)陣列fpga器件是xilinx公司1985年首家推出的，一種新型的高密度pld，采用cmos、sram工藝制作，它內(nèi)部由許多獨(dú)立的可編程邏輯模塊(

11、clb)組成，邏輯塊之間可以靈活的相互連接。clb的功能很強(qiáng)，不僅能夠?qū)崿F(xiàn)邏輯函數(shù)，還可配置成ram等復(fù)雜的形式。配置數(shù)據(jù)存放在片內(nèi)的sram或者熔絲圖上，基于sram的fpga器件工作前需要從芯片外部加載配置數(shù)據(jù)。配置數(shù)據(jù)可以存儲(chǔ)在片外的eprom或者計(jì)算機(jī)上，設(shè)計(jì)人員可以控制加載過(guò)程，在現(xiàn)場(chǎng)修改器件的邏輯功能。多數(shù)的數(shù)據(jù)采集系統(tǒng)往往采用dsp（數(shù)字信號(hào)處理器）或單片機(jī)作為控制器，控制存儲(chǔ)器、模數(shù)轉(zhuǎn)換器和其他外圍電路的工作。單片機(jī)自身指令周期和處理速度的限制，使其難以滿足多通道高速數(shù)據(jù)采集系統(tǒng)的要求，雖然dsp可以實(shí)現(xiàn)較高速度的數(shù)據(jù)采集，但在提高速度的同時(shí)，系統(tǒng)的成本也增加了；而且單片機(jī)和d

12、sp的各種功能的實(shí)現(xiàn)要依賴于軟件的運(yùn)行，較低的執(zhí)行速度和工作效率，軟件運(yùn)行時(shí)間在整個(gè)采樣時(shí)間內(nèi)占據(jù)的比例很大，這是它們的主要缺點(diǎn)。fpga(現(xiàn)場(chǎng)可編程門(mén)陣列)在高速數(shù)據(jù)采集方面有單片機(jī)和dsp無(wú)法比擬的優(yōu)勢(shì)，fpga具有時(shí)鐘頻率高，內(nèi)部延時(shí)小，速度快，效率高，組成形式靈活及全部控制邏輯由硬件完成等特點(diǎn)。因此，本文將fpga作為核心控制器件，實(shí)現(xiàn)了數(shù)據(jù)采集的功能。1.2 國(guó)內(nèi)外的研究現(xiàn)狀國(guó)外方面，隨著微電子技術(shù)、計(jì)算機(jī)技術(shù)、測(cè)控技術(shù)和數(shù)字通信技術(shù)的發(fā)展，目前國(guó)外數(shù)據(jù)采集技術(shù)有了很大發(fā)展。從近來(lái)國(guó)外公司展示的新產(chǎn)品可以看出主要的發(fā)展可以概括為功能多樣，體積減小和使用方便等三個(gè)方面。國(guó)外在研制和使用

13、數(shù)據(jù)采集系統(tǒng)方面發(fā)展迅速，基于medwin技術(shù)的數(shù)據(jù)采集器也發(fā)展較深，在體積和性能具有很大優(yōu)勢(shì)的采集器多以fpga為平臺(tái)，但價(jià)格相對(duì)來(lái)說(shuō)就不具有競(jìng)爭(zhēng)力。成本較低的數(shù)據(jù)采集系統(tǒng)多以單片機(jī)為主芯片，但是在性能和速度方面就不具有優(yōu)勢(shì)。目前國(guó)外的數(shù)據(jù)采集方面的研究主要著重于傳感器，高精度、高速度的傳感器層出不窮而且在價(jià)格上有了很大進(jìn)步。比如美國(guó)fluke公司的2005年生產(chǎn)262xa系列數(shù)據(jù)采集器是一種小型、便攜、操作簡(jiǎn)單、使用靈活的數(shù)據(jù)采集器，它可以單獨(dú)使用，也可以和計(jì)算機(jī)連接使用，它具有多種測(cè)量功能，多種數(shù)據(jù)存儲(chǔ)方式和多種控制方式。262xa共有21路模擬輸入通道，可直接測(cè)量電壓、電流、溫度、頻率

14、等，并且它還有許多其他功能。美國(guó)恩泰克科學(xué)公司前不久推出一種新一代的數(shù)據(jù)采集器edl，該儀器技術(shù)先進(jìn)、功能齊全，并可以與恩泰克pm軟件dos版及efm窗口版的多種軟件完全配置使用。美國(guó)尼高力儀器技術(shù)公司08年生產(chǎn)的2700型數(shù)據(jù)采集器，完美地將數(shù)據(jù)記錄儀、程控開(kāi)關(guān)與數(shù)字表的優(yōu)勢(shì)集于一身，是一款高精度、多功能、使用方便的多路數(shù)據(jù)采集器。同年惠普公司生產(chǎn)的hp34970a型數(shù)據(jù)采集器具有6/12位分辨率，0.004基本直流精確度和高達(dá)250通道/秒的掃描率，非易失性存儲(chǔ)器可保存多達(dá)50000個(gè)帶有時(shí)間標(biāo)記的讀數(shù)，可測(cè)包括直流電壓、交流電壓等等數(shù)據(jù)。恩泰克logbook/300現(xiàn)場(chǎng)獨(dú)立的智能數(shù)據(jù)采集

15、器是一種獨(dú)立的數(shù)據(jù)采集系統(tǒng)，它可采集大量來(lái)自各種各樣傳感器的靜態(tài)和動(dòng)態(tài)的信號(hào)。雖然這些數(shù)據(jù)采集器的功能無(wú)比強(qiáng)大，但是成本都較昂貴。國(guó)內(nèi)方面，國(guó)內(nèi)數(shù)據(jù)采集器與目前國(guó)外數(shù)據(jù)采集器相比，在技術(shù)上仍然存在著一定的差距，主要表現(xiàn)在：由于受國(guó)內(nèi)振動(dòng)等傳感器水平的限制，分析頻率范圍不寬，在工業(yè)方面給一些低速的機(jī)器或軸承的診斷等帶來(lái)了一定的困難；由于數(shù)據(jù)采集器的內(nèi)存不大，數(shù)據(jù)采集器本身的信號(hào)處理功能不強(qiáng)，在現(xiàn)場(chǎng)只能做一些簡(jiǎn)單診斷，精密診斷需要離線到計(jì)算機(jī)上去做，現(xiàn)場(chǎng)精密診斷功能較弱；設(shè)備的軟件水平，仍在設(shè)備維修管理和基本頻譜分析上徘徊，機(jī)器故障診斷專家系統(tǒng)還需完善，軟件人機(jī)界面有待改進(jìn)；設(shè)備的性能與成本的協(xié)調(diào)

16、還缺乏一定的優(yōu)勢(shì)。近年來(lái)，發(fā)達(dá)國(guó)家在研制和使用數(shù)據(jù)采集系統(tǒng)方面發(fā)展較為迅速，儀器的性能先進(jìn)，使用范圍廣，且耐用可靠，但價(jià)格較為昂貴，在測(cè)量功能、測(cè)量通道和數(shù)據(jù)齊全等方面存在不同程度的缺陷。例如北京凱文斯系統(tǒng)集成有限責(zé)任公司e16系列epp并口寬動(dòng)態(tài)范圍的高精度數(shù)據(jù)采集器，數(shù)據(jù)通道最大可以達(dá)到16個(gè)，采樣最高頻率決定于微機(jī)的cpu及處理速度，一般為60-80khz。北京測(cè)振儀器廠2007年研制的hz-9609數(shù)據(jù)采集器振動(dòng)分析儀，它采用中文顯示，直觀醒目，操作簡(jiǎn)單方便；采用先進(jìn)的電腦技術(shù)，工作可靠；采用高性能電池，體積小，重量輕，便于現(xiàn)場(chǎng)使用，采用頻譜分析技術(shù)和故障診斷技術(shù)，是進(jìn)行數(shù)據(jù)采集、完成

17、設(shè)備狀態(tài)分析和故障診斷的得力助手。它可以與微機(jī)通訊，建立設(shè)備狀態(tài)數(shù)據(jù)庫(kù)，可測(cè)量振動(dòng)信號(hào)的加速度、速度和位移，還可測(cè)量電壓信號(hào)和轉(zhuǎn)速信號(hào)，采樣頻率為1hz-10khz。在經(jīng)過(guò)對(duì)國(guó)內(nèi)外現(xiàn)有的數(shù)據(jù)采集行業(yè)產(chǎn)品的性能、價(jià)格和功能了解，其大概情況是，國(guó)外的數(shù)據(jù)采集器的精度高，速度快，功能強(qiáng)大，但是價(jià)格比較昂貴，并且一般來(lái)說(shuō)體積都比較大，操作也復(fù)雜，可重復(fù)編程能力比較弱，而國(guó)內(nèi)的采集器價(jià)格便宜，在性能上還有上升的空間，所以在我國(guó)現(xiàn)有的基礎(chǔ)上，融合更為先進(jìn)的技術(shù)、工藝，制造出性價(jià)比更高，可再編程能力高，小巧而又實(shí)用的的測(cè)量?jī)x器不失為儀器開(kāi)發(fā)領(lǐng)域的一個(gè)熱點(diǎn)。1.3 設(shè)計(jì)的內(nèi)容與論文結(jié)構(gòu)1.3.1 設(shè)計(jì)的內(nèi)容系

18、統(tǒng)設(shè)計(jì)內(nèi)容包括使用vhdl語(yǔ)言編寫(xiě)時(shí)鐘模塊程序、a/d轉(zhuǎn)換程序、顯示程序、串口通信程序。設(shè)計(jì)系統(tǒng)所需的a/d芯片，時(shí)鐘源，顯示設(shè)備和通信接口器件已全部集成到eda實(shí)驗(yàn)箱，所以硬件電路的設(shè)計(jì)只包含輸入電路。使用labview軟件設(shè)計(jì)數(shù)據(jù)采集的界面，將采集到的電壓以曲線和數(shù)據(jù)表的形式顯示到前面板。1.3.2論文結(jié)構(gòu)第一章緒論，介紹設(shè)計(jì)的背景，研究的現(xiàn)狀和意義。第二章主要是系統(tǒng)的整體框架設(shè)計(jì)。第三章介紹了系統(tǒng)的硬件設(shè)計(jì)，fpga，數(shù)據(jù)采集電路，串口通信電路。第四章介紹系統(tǒng)的軟件設(shè)計(jì)，包括時(shí)鐘產(chǎn)生及分頻程序，a/d轉(zhuǎn)換程序，通信程序，led顯示程序。第五章仿真與調(diào)試，fpga的時(shí)序及功能仿真，系統(tǒng)整體

19、測(cè)試。第六章系統(tǒng)的實(shí)現(xiàn)，分析采樣結(jié)果。2 系統(tǒng)框架設(shè)計(jì)2.1 設(shè)計(jì)方案2.1.1計(jì)算機(jī)端軟件選擇 方案一：采用vb、vc設(shè)計(jì)軟件界面。vb在界面設(shè)計(jì)、文件操作、多媒體應(yīng)用、數(shù)據(jù)訪問(wèn)、internet 應(yīng)用等方面都提供了強(qiáng)大的工具，集成化開(kāi)發(fā)環(huán)境和軟件調(diào)試環(huán)境方便，具有易學(xué)、易用、功能強(qiáng)大等優(yōu)點(diǎn)。然而，對(duì)于虛擬儀器開(kāi)發(fā)而言，vb在數(shù)據(jù)處理和圖形顯示方面卻遠(yuǎn)遠(yuǎn)不如 labview。在使用 vb 開(kāi)發(fā)工業(yè)測(cè)量與控制系統(tǒng)應(yīng)用軟件時(shí)，常常要對(duì)被測(cè)信號(hào)進(jìn)行實(shí)時(shí)采集、顯示，以及實(shí)時(shí)處理等，而在這方面vb并不擅長(zhǎng)。vc是一種通用且功能強(qiáng)大的編輯語(yǔ)言，現(xiàn)已成為主流開(kāi)發(fā)平臺(tái)。由于其自帶的界面控件不是十分豐富，在許

20、多測(cè)控軟件要求用戶界面具有和真實(shí)儀器相似外觀的情況下，用vc實(shí)現(xiàn)常需要成千上萬(wàn)條代碼，也常會(huì)產(chǎn)生效率太低的情況。方案二：采用labview軟件完成界面的設(shè)計(jì)。labview的前面板包括旋鈕、刻度盤(pán)、開(kāi)關(guān)、圖表和其他界面工具，允許用戶通過(guò)鍵盤(pán)或鼠標(biāo)獲取數(shù)據(jù)并顯示結(jié)果。labview具有模塊化特性，有利于程序的可重用性。labview將軟件的界面設(shè)計(jì)和功能設(shè)計(jì)獨(dú)立開(kāi)來(lái)，修改人機(jī)界面無(wú)需對(duì)整個(gè)程序進(jìn)行調(diào)整，labview是利用數(shù)據(jù)流框圖接受指令，使程序簡(jiǎn)單明了，充分發(fā)揮了圖形化編程環(huán)境的優(yōu)點(diǎn)。這就大大縮短了虛擬儀器的開(kāi)發(fā)周期、消除了虛擬儀器編程的復(fù)雜過(guò)程。而vb、vc需利用組件技術(shù)實(shí)現(xiàn)軟面板的設(shè)計(jì)，

21、這使程序設(shè)計(jì)變得非常麻煩。labview作為開(kāi)發(fā)環(huán)境具有的優(yōu)點(diǎn)： （1）圖形編程化，降低了對(duì)使用者編程經(jīng)驗(yàn)的要求； （2）采用面向?qū)ο蟮姆椒ê透拍?，有利于軟件的開(kāi)發(fā)和再利用； （3）對(duì)象、框圖及其構(gòu)成的虛擬儀器在windows，windows nt、unix等多平臺(tái)之間和各種pc機(jī)及工作站間兼容，便于軟件移植； （4）支持多種標(biāo)準(zhǔn)總線設(shè)備及數(shù)據(jù)采集卡，如串行接口、gpib、vxi等； （5）具有豐富的庫(kù)函數(shù)； （6）具有比較完備的代碼接口，可調(diào)用windows中的動(dòng)態(tài)鏈接庫(kù)（dll）中的函數(shù)以及c語(yǔ)言程序，以彌補(bǔ)自身的某些不足； （7）直接支持動(dòng)態(tài)數(shù)據(jù)交換（dde）、對(duì)象聯(lián)接與嵌入（ole）、

22、結(jié)構(gòu)化查詢語(yǔ)言（sql）、便于與其他windows應(yīng)用程序和數(shù)據(jù)庫(kù)應(yīng)用程序接口； （8）為加強(qiáng)labview的功能，適應(yīng)各種工業(yè)應(yīng)用的需要，ni公司又開(kāi)發(fā)了一系列與labview配合使用的軟件包，如自動(dòng)測(cè)試工具、可連接25種數(shù)據(jù)庫(kù)的sql工具、spc分析函數(shù)工具、信號(hào)處理套件、pid控制工具、圖形控制工具等。因此，方案一與方案二對(duì)比之后，不難發(fā)現(xiàn)，labview在數(shù)據(jù)處理和圖形顯示方面的優(yōu)勢(shì)，在數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)中選擇labview實(shí)現(xiàn)界面顯示功能。2.1.2 系統(tǒng)開(kāi)發(fā)軟件選擇 方案一：采用quartus軟件實(shí)現(xiàn)系統(tǒng)的開(kāi)發(fā)。該軟件界面友好，使用便捷，功能強(qiáng)大，是一個(gè)完全集成化的可編程邏輯設(shè)計(jì)環(huán)境

23、，是先進(jìn)的eda工具軟件。該軟件具有開(kāi)放性、與結(jié)構(gòu)無(wú)關(guān)、多平臺(tái)、完全集成化、豐富的設(shè)計(jì)庫(kù)、模塊化工具等優(yōu)點(diǎn)，支持原理圖、vhdl、veriloghdl以及ahdl（altera hardware description language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整pld設(shè)計(jì)流程。它支持ip核，包含了lpm宏功能模塊庫(kù)，用戶可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。quartus軟件提供了完善的用戶圖形界面設(shè)計(jì)方式。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等優(yōu)點(diǎn)。支持altera的片上可編程系統(tǒng)（sopc）開(kāi)發(fā)，集系統(tǒng)

24、級(jí)設(shè)計(jì)、嵌入式軟件開(kāi)發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開(kāi)發(fā)平臺(tái)。方案二：采用max+plus軟件開(kāi)發(fā)系統(tǒng)。max+plus是altera公司提供的fpga/cpld開(kāi)發(fā)集成環(huán)境，altera是世界上最大可編程邏輯器件的供應(yīng)商之一。max+plus界面友好，使用便捷，被譽(yù)為業(yè)界最易用易學(xué)的eda軟件。在max+plus上可以完成設(shè)計(jì)輸入、元件適配、時(shí)序仿真和功能仿真、編程下載整個(gè)流程，它提供了一種與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，是設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。max+plus的設(shè)計(jì)輸入、處理與校驗(yàn)功能全部集成在統(tǒng)一的開(kāi)發(fā)環(huán)境下，這樣可以加快動(dòng)態(tài)調(diào)試、縮短開(kāi)發(fā)周期。max+plus提

25、供豐富的庫(kù)單元供設(shè)計(jì)者調(diào)用，其中包括74系列的全部器件和多種特殊的邏輯功能（macro-function）以及新型的參數(shù)化的兆功能（mage-function）。設(shè)計(jì)人員可以從各種設(shè)計(jì)輸入、處理和校驗(yàn)選項(xiàng)中進(jìn)行選擇從而使設(shè)計(jì)環(huán)境用戶化。max+plus軟件支持各種hdl設(shè)計(jì)輸入選項(xiàng)，包括vhdl、verilog hdl和altera自己的硬件描述語(yǔ)言ahdl。max+plus支持cadence，exemplarlogic，mentor graphics，synplicty，viewlogic和其它公司所提供的eda工具接口。然而，max+plus系統(tǒng)的核心complier僅僅支持altera公

26、司的flex10k、flex8000、flex6000、max9000、max7000、max5000和classic可編程邏輯器件，提供了世界上唯一真正與結(jié)構(gòu)無(wú)關(guān)的可編程邏輯設(shè)計(jì)環(huán)境。 雖然max+plus具有上述優(yōu)點(diǎn)，但是max+plus不支持系統(tǒng)設(shè)計(jì)采用的是altera公司cyclone系列芯片。因此，本系統(tǒng)選擇方案一，即利用quartus軟件實(shí)現(xiàn)系統(tǒng)設(shè)計(jì)。2.2 系統(tǒng)硬件結(jié)構(gòu)系統(tǒng)由fpga控制模塊、模數(shù)轉(zhuǎn)換電路、外圍電路、通信模塊、顯示模塊及pc機(jī)構(gòu)成。外圍電路 fpga控制中心 pc機(jī) 模數(shù)轉(zhuǎn)換顯示模塊通信模塊 圖2.1系統(tǒng)整體結(jié)構(gòu)圖fpga控制模塊是整個(gè)數(shù)據(jù)采集系統(tǒng)的核心部分，控制

27、a/d芯片將輸入的電壓信號(hào)轉(zhuǎn)換成數(shù)字量，fpga接收到數(shù)字量經(jīng)過(guò)處理后送給led和數(shù)碼管顯示。fpga將接收到的數(shù)據(jù)通過(guò)通信模塊發(fā)送給上位機(jī)。模數(shù)轉(zhuǎn)換電路配合外圍電路完成對(duì)模擬電壓信號(hào)的轉(zhuǎn)換，外圍電路主要利用地址信號(hào)選擇要采樣的通道數(shù)，地址信號(hào)被同時(shí)送進(jìn)多路模擬開(kāi)關(guān)和譯碼器。2.3 系統(tǒng)軟件結(jié)構(gòu)程序開(kāi)始以后，系統(tǒng)時(shí)鐘被分頻輸入通信和a/d轉(zhuǎn)換模塊，a/d轉(zhuǎn)換的結(jié)果送給顯示程序模塊，顯示程序再將轉(zhuǎn)換的二進(jìn)制數(shù)輸入到通信模塊。程序的主流程圖如圖2.2所示。顯示通信系統(tǒng)時(shí)鐘分頻a/d轉(zhuǎn)換開(kāi)始圖2.2 程序的主流程圖3系統(tǒng)的硬件設(shè)計(jì)3.1數(shù)據(jù)采集電路3.1.1 cyclone ii 系列芯片alter

28、a公司2004年推出了新款cyclone ii系列fpga器件。cyclone ii fpga的成本比第一代cyclone器件低30%，邏輯容量大了三倍多，可滿足低成本大批量應(yīng)用需求。隨著低復(fù)雜度f(wàn)pga器件成本的不斷下降，具有靈活性和及時(shí)面市優(yōu)勢(shì)的fpga與 asic相比更有競(jìng)爭(zhēng)性，在數(shù)字消費(fèi)市場(chǎng)上的應(yīng)用也急劇增加。第一代cyclone系列迄今發(fā)售了3百多萬(wàn)片，在全球擁有3,000多位客戶，對(duì)大批量低成本數(shù)字消費(fèi)市場(chǎng)有著巨大的影響，該市場(chǎng)消納了三分之一的器件。根據(jù)gartner dataquest調(diào)查，在2004年僅消費(fèi)電子市場(chǎng)對(duì)fpga需求就將達(dá)到3億9千萬(wàn)美元，2008年，增加到11億6

29、千萬(wàn)美元，年復(fù)合增長(zhǎng)率(cagr)為31.9%。 同時(shí)，cyclone ii器件系列也在電信、計(jì)算機(jī)外設(shè)、工業(yè)和汽車市場(chǎng)上獲得了巨大的進(jìn)步。cyclone ii器件包含了許多新的特性，如嵌入存儲(chǔ)器、嵌入乘法器、pll和低成本的封裝，這些都為諸如視頻顯示、數(shù)字電視(dtv)、機(jī)頂盒(stb)、dvd播放器、dsl調(diào)制解調(diào)器、家用網(wǎng)關(guān)和中低端路由器等批量應(yīng)用進(jìn)行了優(yōu)化。 cyclone ii器件采用tsmc90nm低k絕緣材料工藝技術(shù)，這種技術(shù)結(jié)合altera低成本的設(shè)計(jì)方式，使之能夠在更低的成本下制造出更大容量的器件。這種新的器件比第一代cyclone產(chǎn)品具有兩倍多的i/o引腳，且對(duì)可編程邏輯，

30、存儲(chǔ)塊和其它特性進(jìn)行了最優(yōu)的組合，具有許多新的增強(qiáng)特性。 altera最近推出的nios ii系列軟核處理器支持cyclone ii fpga系列。nios ii系列軟核處理器占用的邏輯僅需0.35美元，可以設(shè)計(jì)到cyclone ii器件中。在cyclone ii fpga中實(shí)現(xiàn)nios ii的設(shè)計(jì)除了大幅度降低實(shí)現(xiàn)成本之外，還具100dmip的性能，大約比cyclone器件和nios處理器提升了100%。設(shè)計(jì)者使用nios ii處理器，能夠在任何一個(gè)cyclone ii器件上構(gòu)建完整的可編程系統(tǒng)芯片(sopc)，是中低規(guī)模asic的新的替代方案。altera為配置cyclone ii fpg

31、a提供了低成本的串行配置器件。這些串行配置器件定價(jià)為批量應(yīng)用，成本是相應(yīng)cyclone ii fpga的10%。四個(gè)串行配置器件(1mbit，4mbit，16mbit和64mbit)提供了節(jié)省空間的8腳和16腳soic封裝。器件中任何不用于配置的存儲(chǔ)器可用于一般存儲(chǔ)，進(jìn)一步增強(qiáng)其價(jià)值。 altera也為cyclone ii器件客戶提供了40多個(gè)可定制ip核，altera和altera mega function伙伴計(jì)劃(amppsm)合作者提供的不同的ip核是專為cyclone ii架構(gòu)優(yōu)化的，包括：nios ii嵌入式處理器；ddr、 sdram控制器；fft/ifft；pci編譯器；fir

32、編譯器；nco編譯器；pos-phy編譯器；reed solomon編譯器；viterbi編譯器等等。3.1.2 輸入電路輸入電路由多路開(kāi)關(guān)和電位器組成，電位器調(diào)節(jié)多路開(kāi)關(guān)的輸出電壓，使其在0到3.3v之間變化。電位器的兩端分別接gnd和vcc,中間的引腳接多路開(kāi)關(guān)的輸入通道，當(dāng)電位器調(diào)節(jié)到最小電阻時(shí)，輸入到cd4051的通道電壓最大；當(dāng)電位器調(diào)節(jié)至最大電阻時(shí)，輸入到cd4051的通道電壓最小。輸入電路的原理圖如圖3.1所示。 圖 3.1輸入電路原理圖3.1.3 ads7822 ads7822是美國(guó)bb（ti）公司推出的一種高性能12位a/d轉(zhuǎn)換器，ads7822 的引腳排列如圖3.2所示。它

33、具有如下特點(diǎn)：（1）采樣頻率可達(dá)75khz；（2）單電源供電，可以在2.05.0v電源電壓下工作；（3）微功耗：采樣速率為75khz時(shí)為0.54 m w；7.5khz時(shí)為0.06m w；（4）體積小；（5）模擬信號(hào)可單端或差分輸入。 圖3.2 ads7822引腳排列圖 vref： 參考電壓輸入端。+ in： 模擬信號(hào)輸入同相端。- in： 模擬信號(hào)輸入反相端,與地或遠(yuǎn)端傳感信號(hào)參考點(diǎn)相連。gnd：電源地。cs/shdn：片選端,低電平時(shí)片選有效；高電平時(shí)芯片工作在掉電模式。dout：串行數(shù)據(jù)輸出端。串行輸出數(shù)據(jù)由12 位組成。轉(zhuǎn)換時(shí),數(shù)據(jù)在dclock的下降沿有效,在cs下降沿后的第二個(gè)時(shí)鐘脈

34、沖允許串行數(shù)據(jù)輸出,經(jīng)一個(gè)無(wú)效位后輸出的是12 位有效數(shù)據(jù)。dclock：數(shù)據(jù)時(shí)鐘端。它是典型的逐次逼近型a/ d 轉(zhuǎn)換器。當(dāng)cs變?yōu)榈碗娖綍r(shí),開(kāi)始一次a/ d 轉(zhuǎn)換。來(lái)自輸入端的差分信號(hào)經(jīng)采樣保持并送轉(zhuǎn)換電容陣列比較后將其結(jié)果送入逐次逼近寄存器。工作時(shí)需外部提供參考電壓vref和電源+vcc。ads7822的內(nèi)部結(jié)構(gòu)如圖3.3所示。 圖3.3 ads7822的內(nèi)部結(jié)構(gòu)它是典型的逐次逼近型a/ d 轉(zhuǎn)換器。當(dāng)cs變?yōu)榈碗娖綍r(shí),開(kāi)始一次a/ d 轉(zhuǎn)換。來(lái)自輸入端的差分信號(hào)經(jīng)采樣保持并送轉(zhuǎn)換電容陣列比較后將其結(jié)果送入逐次逼近寄存器。工作時(shí)需外部提供參考電壓vref和電源+vcc。芯片采用三線制串行

35、接口與微控制器相連。當(dāng)前轉(zhuǎn)換結(jié)果在dclock的同步下由dout 端逐位的輸出,每個(gè)數(shù)據(jù)位在dclock的下降沿被傳輸,轉(zhuǎn)換時(shí)序如圖3.4所示。 圖3.4 ads7822轉(zhuǎn)換時(shí)序圖具體轉(zhuǎn)換過(guò)程如下：cs的下降沿啟動(dòng)一次轉(zhuǎn)換和數(shù)據(jù)傳輸,轉(zhuǎn)換周期的1.52.0個(gè)時(shí)鐘用來(lái)采樣模擬輸入信號(hào)。dclock的第二個(gè)下降沿后,dout輸出允許,將先輸出一個(gè)時(shí)鐘的低電平,接下來(lái)的12個(gè)時(shí)鐘周期,dout輸出當(dāng)前轉(zhuǎn)換結(jié)果,先是最高位msb(b11) 在前,依次傳送,最后是最低位lsb(b0)；當(dāng)lsb 輸出后,接下來(lái)是b1位,并以低位在先的順序重復(fù)輸出直至b11,當(dāng)b11再次輸出后,dout 變?yōu)楦咦钁B(tài)。接下來(lái)

36、的時(shí)鐘對(duì)轉(zhuǎn)換器無(wú)影響,只有當(dāng)cs再一次從高到低跳變才開(kāi)始一次新的轉(zhuǎn)換。ads7822的使用注意事項(xiàng):（1）參考電壓的范圍為50 mv+ vcc ,其大小直接決定了模擬輸入信號(hào)的范圍。當(dāng)vref = 5.0v 時(shí),差動(dòng)輸入的最大值也為5.0v。當(dāng)外部基準(zhǔn)電壓降低時(shí),對(duì)應(yīng)a/ d 轉(zhuǎn)換器內(nèi)部的失調(diào)增益誤差也將增大,同時(shí)固有噪聲也增大。（2）模擬信號(hào)輸入模擬輸入端有2 個(gè)：+ in 和- in。為了保證轉(zhuǎn)換的線性度, + in 輸入端的輸入范圍為gnd - 0.2 vvcc +0.2 v , - in 的輸入范圍為gnd - 0.2 vgnd + 1 v。（3）外部時(shí)鐘頻率的大小決定了a/d 轉(zhuǎn)換器

37、的轉(zhuǎn)換速率,10khz 時(shí)對(duì)應(yīng)的轉(zhuǎn)換率625hz , 1.2mhz時(shí)對(duì)應(yīng)的轉(zhuǎn)換率為75khz。時(shí)鐘的占空比最好為1/2 ,最小時(shí)鐘周期必須大于400ns。ads7822在數(shù)據(jù)采集系統(tǒng)中的應(yīng)用數(shù)據(jù)采集系統(tǒng)要實(shí)現(xiàn)的是把外電路輸入的電壓顯示在上位機(jī)上，ads7822的需要完成的任務(wù)是模數(shù)轉(zhuǎn)換，上位機(jī)與fpga之間通過(guò)串口通信，12位的二進(jìn)制數(shù)被“截去”低4位,被傳送的高8位數(shù)據(jù)在上位機(jī)上，通過(guò)labview軟件實(shí)現(xiàn)十進(jìn)制電壓的顯示。ads7822的電路原理圖如圖3.5所示。 圖3.5 ads7822電路原理圖3.1.2 多路模擬開(kāi)關(guān)cd4051cd4051是單8通道數(shù)字控制模擬電子開(kāi)關(guān)，有a、b和c

38、三個(gè)二進(jìn)制控制輸入端以及inh共4個(gè)輸入，具有低導(dǎo)通阻抗和很低的截止漏電流。幅值為4.520v的數(shù)字信號(hào)可控制峰值至20v的模擬信號(hào)。例如，若vdd=+5v，vss=0，vee=-13.5v，則05v的數(shù)字信號(hào)可控制-13.54.5v的模擬信號(hào)。這些開(kāi)關(guān)電路在整個(gè)vdd-vss和vdd-vee電源范圍內(nèi)具有極低的靜態(tài)功耗，與控制信號(hào)的邏輯狀態(tài)無(wú)關(guān)。當(dāng)inh輸入端=“1”時(shí)，所有的通道截止。只有當(dāng)inh=0時(shí)，三位二進(jìn)制信號(hào)才可以選通8通道中的一個(gè)通道，連接該輸入端至輸出。其中vee可以接負(fù)電壓，也可以接地。當(dāng)輸入電壓有負(fù)值時(shí)，vee必須接負(fù)電壓，其他時(shí)候可以接地。cd4051相當(dāng)于一個(gè)單刀八擲

39、開(kāi)關(guān)，開(kāi)關(guān)接通哪一通道，由輸入的3位地址碼abc來(lái)決定。此外，cd4051還設(shè)有另外一個(gè)電源端vee，以作為電平位移時(shí)使用，從而使得通常在單組電源供電條件下工作的cmos電路所提供的數(shù)字信號(hào)能直接控制這種多路開(kāi)關(guān)，并使這種多路開(kāi)關(guān)可傳輸峰峰值達(dá)15v的交流信號(hào)。引腳功能表如表3.1所示，真值表如表3.2所示， 引腳排列如圖3.6所示，cd4051的電路連接圖如圖3.7所示。表3.1引腳功能表表3.2 cd4051真值表 圖3.6引腳排列圖 圖 3.7 cd4051電路連接圖 3.2 顯示電路3.2.1 74ls138當(dāng)一個(gè)選通端（e1）為高電平，另兩個(gè)選通端（(/e2)和/(e3)）為低電平時(shí)

40、，可將地址端（a0、a1、a2）的二進(jìn)制編碼在y0至y7對(duì)應(yīng)的輸出端以低電平譯出。比如：a2a1a0=110時(shí)，則y6輸出端輸出低電平信號(hào)。74ls138引腳如圖3.8所示，真值表如表3.3所示。 圖3.8 74ls138引腳圖表3.3 74ls138真值表3.2.2 74hc24574hc245總線驅(qū)動(dòng)器，典型的ttl型三態(tài)緩沖門(mén)電路。由于單片機(jī)等cpu的數(shù)據(jù)/地址/控制總線端口都有一定的負(fù)載能力，如果負(fù)載超過(guò)其負(fù)載能力，一般應(yīng)加驅(qū)動(dòng)器。74hc245引腳圖和真值表如圖3.9和表3.4所示。圖3.9 74hc245引腳圖第1腳dir，為輸入輸出端口轉(zhuǎn)換用，dir=“1”高電平時(shí)信號(hào)由“a”端

41、輸入“b”端輸出，dir=“0”低電平時(shí)信號(hào)由“b”端輸入“a”端輸出。 第29腳“a”信號(hào)輸入輸出端，a1=b1、a8=b8，a1與b1是一組，如果dir=1,oe=“0”則a1輸入b1輸出，其它類同。如果dir=“0”,oe=“0”則b1輸入a1輸出,其它類同。 第1118腳“b”信號(hào)輸入輸出端，功能與“a”端一樣，不在描述。 第19腳oe，使能端，若該腳為1時(shí)，a/b端的信號(hào)將不導(dǎo)通，只有為“0”時(shí)a/b端才被啟用，該腳也就是起到開(kāi)關(guān)的作用。 第10腳gnd，電源地。 第20腳 vcc，電源正極。 圖3.10 74hc245內(nèi)部結(jié)構(gòu)圖3.2.3 七段數(shù)碼管 七段數(shù)碼管（seven-seg

42、ment display）為常用顯示數(shù)字的電子元件。因?yàn)榻栌善邆€(gè)發(fā)光二極管以不同組合來(lái)顯示數(shù)字，所以稱為七段數(shù)碼管，而七劃旁的點(diǎn)為它的“第八劃”。 圖 3.11七段數(shù)碼管實(shí)物圖一般的七段數(shù)碼管擁有八個(gè)發(fā)光二極管用以顯示十進(jìn)制0至9的數(shù)字，也可以顯示英文字母，包括十六進(jìn)制中的英文a至f（b,d為小寫(xiě)，其他為大寫(xiě)）。現(xiàn)在大部份的七段數(shù)碼管會(huì)以斜體顯示。七段數(shù)碼管能夠顯示十六進(jìn)制的數(shù)字，七段數(shù)碼管由四個(gè)直向、三個(gè)橫向及右下角一點(diǎn)的發(fā)光二極管組成，由以上8條發(fā)光體組合出不同的數(shù)字。除七段數(shù)碼管外，還有十四及十六劃的顯示器，但現(xiàn)在已被點(diǎn)陣顯示器（dot-matrix）所取代。七段數(shù)碼管分為共陽(yáng)極及共陰極

43、，共陽(yáng)極的七段數(shù)碼管的正極（或陽(yáng)極）為八個(gè)發(fā)光二極管的共有正極，其他接點(diǎn)為獨(dú)立發(fā)光二極管的負(fù)極（或陰極），使用者只需把正極接電，不同的負(fù)極接地就能控制七段數(shù)碼管顯示不同的數(shù)字。共陰極的七段數(shù)碼管與共陽(yáng)極的只是接點(diǎn)方法相反而已。3.2.4顯示電路發(fā)光二極管 （light-emitting diode，簡(jiǎn)稱led）是一種能發(fā)光的半導(dǎo)體電子元件。這種電子元件早在1962年出現(xiàn)，早期只能發(fā)出低光度的紅光，之后發(fā)展出其他單色光的版本，時(shí)至今日能發(fā)出的光已遍及可見(jiàn)光、紅外線及紫外線，光度也提高到相當(dāng)?shù)墓舛?。而用途也由初時(shí)作為指示燈、顯示板等；隨著白光發(fā)光二極管的出現(xiàn)而續(xù)漸發(fā)展至被用作照明。led只能往一個(gè)

44、方向?qū)ǎㄍ姡?，叫作正向偏置（正向偏壓），?dāng)電流流過(guò)時(shí)，電子與電洞在其內(nèi)重合而發(fā)出單色光，這叫電致發(fā)光效應(yīng)，而光線的波長(zhǎng)、顏色跟其所采用的半導(dǎo)體物料種類與故意滲入的元素雜質(zhì)有關(guān)。具有效率高、壽命長(zhǎng)、不易破損、開(kāi)關(guān)速度高、高可靠性等傳統(tǒng)光源不及的優(yōu)點(diǎn)。白光led的發(fā)光效率，在近幾年來(lái)已經(jīng)有明顯的提升，同時(shí)，在每千流明的購(gòu)入價(jià)格，也因?yàn)橥度胧袌?chǎng)的廠商相互競(jìng)爭(zhēng)的影響，而價(jià)格明顯下降。雖然越來(lái)越多人使用led照明作辦公室、家具、裝飾、招牌甚至路燈用途，但在技術(shù)上，led在光電轉(zhuǎn)換效率(有效照度對(duì)用電量的比值)上仍然低于新型熒光燈。系統(tǒng)中l(wèi)ed能顯示八位二進(jìn)制數(shù)，led被點(diǎn)亮說(shuō)明對(duì)應(yīng)的數(shù)據(jù)位為“1”,

45、led熄滅表明對(duì)應(yīng)的數(shù)據(jù)位是“0”，八位二進(jìn)制數(shù)實(shí)際上是輸入到ads7822芯片模擬電壓的編碼，全“1”表示參考電壓3.3v,可以通過(guò)led顯示計(jì)算出當(dāng)前輸入電壓。將當(dāng)前二進(jìn)制數(shù)轉(zhuǎn)化為十進(jìn)制數(shù)，假如為a,則輸入電壓u=a·3.3v/256。 74ls138輸出與七段數(shù)碼管的gnd相連，提供位選信號(hào)，與之連接的數(shù)碼管被選中，未被選中的數(shù)碼管不顯示。在74hc245的驅(qū)動(dòng)下，數(shù)據(jù)從fpga流向數(shù)碼管。顯示電路如圖3.12所示。圖3.12 顯示電路3.3串行口通信電路 3.3.1 max3232概述max232線驅(qū)動(dòng)器/接收器,專為eia-232e通信接口設(shè)計(jì)，該器件特別適用于電池供電系統(tǒng)

46、，這是由于其低功耗關(guān)斷模式可以將功耗減小到5w以內(nèi)。max3232收發(fā)器采用專有的低壓差發(fā)送器輸出級(jí)，利用雙電荷泵在3.0v至5.5v電源供電時(shí)能夠?qū)崿F(xiàn)真正的rs-232性能。器件僅需四個(gè)0.1f的外部小尺寸電荷泵電容。max3232確保在120kbps數(shù)據(jù)速率下維持rs-232輸出電平，max3232具有2路接收器和2路驅(qū)動(dòng)器。max3232內(nèi)部電源由兩路穩(wěn)壓型電荷泵組成，只要輸入電壓(vcc)在3.0v至5.5v范圍以內(nèi)，即可提供+5.5v (倍壓電荷泵)和-5.5v (反相電荷泵)輸出電壓。電荷泵工作在非連續(xù)模式，一旦輸出電壓低于5.5v，將開(kāi)啟電荷泵；輸出電壓超過(guò)5.5v時(shí)，即刻關(guān)閉電

47、荷泵。每個(gè)電荷泵需要一個(gè)飛電容(c1、c2)和一個(gè)儲(chǔ)能電容(c3、c4)，產(chǎn)生v+和v-電壓。max3232引腳圖如圖3.13所示。圖3.13 max3232引腳圖3.3.2 rs-232發(fā)送器發(fā)送器為反相電平轉(zhuǎn)換器，將cmos邏輯電平轉(zhuǎn)換成5.0veia/tia-232電平。max3232在最差工作條件(3k電阻與1000pf電容的并聯(lián)負(fù)載)下能夠保證120kbps的數(shù)據(jù)速率，提供pc至pc通信軟件(例如laplinktm)兼容性。發(fā)送器可并聯(lián)驅(qū)動(dòng)多個(gè)接收器或鼠標(biāo)。關(guān)閉電源時(shí)，max3232允許輸出端驅(qū)動(dòng)至最高±12v。發(fā)送器輸入沒(méi)有上拉電阻，將未使用的輸入連接至gnd或vcc。3

48、.3.3 電容選擇c1至c4所使用的電容類型對(duì)于正常工作影響不大，可以使用有極性或無(wú)極性電容。3.3v供電時(shí)，電荷泵需要0.1f電容，增大電容值(例如增大2倍)有助于降低發(fā)送器輸出的紋波，并對(duì)降低功耗略有幫助?？梢圆桓淖僣1，只是增大c2、c3和c4。但是，請(qǐng)勿在c2、c3和c4沒(méi)有增大的情況下增大c1，需維持這些電容之間的適當(dāng)比值(c1相對(duì)于其它電容)。3.3.4 電源去耦大多數(shù)情況下，使用一個(gè)0.1f旁路電容即可滿足要求。在對(duì)電源噪聲敏感的應(yīng)用中，采用與電荷泵電容c1相同的電容將vcc旁路到地，進(jìn)行去耦。旁路電容應(yīng)盡量靠近ic放置。串口通信電路如圖3.14所示。圖 3.14 串口通信電路4

49、 系統(tǒng)軟件設(shè)計(jì)4.1 程序流程圖 4.1.1 時(shí)鐘分頻程序流程圖程序首先在實(shí)體中定義i/o端口，然后在結(jié)構(gòu)體中定義三個(gè)常量信號(hào)、三個(gè)計(jì)數(shù)器，程序執(zhí)行到進(jìn)程，clk_in上升沿時(shí)，如果計(jì)數(shù)器1的值為2，這時(shí)adc_clk的電平反轉(zhuǎn)，產(chǎn)生一個(gè)占空比為50%的時(shí)鐘信號(hào)；如果計(jì)數(shù)器1的值不是2，那么計(jì)數(shù)器的值將自動(dòng)加1。與此同時(shí)，如果計(jì)數(shù)器2的值是1249，這會(huì)使uart_clk電平反轉(zhuǎn)，同樣產(chǎn)生占空比為50%的分頻時(shí)鐘；計(jì)數(shù)器2的值不是1249，計(jì)數(shù)器2的值也自動(dòng)加1。如果計(jì)數(shù)器3的值為400000，config_clk電平反轉(zhuǎn)，計(jì)數(shù)器3初始化；程序的流程如圖4.1所示。yynnn結(jié)束count1初

50、始化，ad_clk電平反轉(zhuǎn)count1自加1count2自加1count2初始化，uart_clk電平反轉(zhuǎn)count3= 400000？count3自加1count3初始化，uart_clk電平反轉(zhuǎn)count2= 1249？clk_in出現(xiàn)上升沿開(kāi)始定義clock的i/o端口定義三個(gè)常量和三個(gè)計(jì)數(shù)器count1= 2？ 圖4.1 時(shí)鐘分頻程序流程圖4.1.2 a/d轉(zhuǎn)換程序流程圖定義標(biāo)志位t_flag,它有四個(gè)狀態(tài)，t_flag=0時(shí)a/d芯片處于初始化狀態(tài)；t_flag=1時(shí),為準(zhǔn)備階段；t_flag=2時(shí),啟動(dòng)轉(zhuǎn)換；t_flag=3時(shí)，轉(zhuǎn)換結(jié)束。在adc_clk的下降沿，芯片開(kāi)始進(jìn)入初始化

51、狀態(tài)，串行口使能端和計(jì)數(shù)器初值為0，adc_cs為高電平。當(dāng)芯片準(zhǔn)備轉(zhuǎn)換時(shí)，標(biāo)志位為1，adc_cs為低，如果計(jì)數(shù)到3，即經(jīng)過(guò)了三個(gè)時(shí)鐘周期，芯片啟動(dòng)，此時(shí)計(jì)數(shù)器歸零。如果芯片的計(jì)數(shù)未到，則自動(dòng)加一。ads7822一旦開(kāi)始轉(zhuǎn)換，標(biāo)志位變?yōu)?，當(dāng)計(jì)數(shù)值為12時(shí)，完成了一次轉(zhuǎn)換，如果計(jì)數(shù)不是12說(shuō)明a/d正在轉(zhuǎn)換數(shù)據(jù)，由于ads7822輸出的是串行數(shù)據(jù)，即每一個(gè)周期只輸出一位。程序采用“左移”的方式,完成數(shù)據(jù)的輸出。它們被存入數(shù)據(jù)鎖存器內(nèi)，當(dāng)轉(zhuǎn)換結(jié)束后，將鎖存器的數(shù)據(jù)送給ad輸出。而后，ad重新初始化。a/d轉(zhuǎn)換結(jié)果送入數(shù)據(jù)鎖存器轉(zhuǎn)換結(jié)束count=12?uart_en=1,count=0coun

52、t加1adc_cs=1,t_flag=3,轉(zhuǎn)換結(jié)果送串行口，狀態(tài)初始化yn準(zhǔn)備t_flag=1, adc_cs=0count=3?啟動(dòng)轉(zhuǎn)換， count初始化ycount加1t_flag=2n定義a/d的端口定義枚舉類型數(shù)據(jù)statues初始化uart_en=0,t_flag=0,adc_cs=1,count=0開(kāi)始adc_clk 下降沿出現(xiàn) 圖 4.2 a/d轉(zhuǎn)換流程圖4.2 程序模塊4.2.1時(shí)鐘產(chǎn)生模塊系統(tǒng)采用24mhz晶振為fpga提供時(shí)鐘，晶振輸出為50%占空比方波，首先通過(guò)clk_in上升沿觸發(fā)進(jìn)行計(jì)數(shù)，當(dāng)計(jì)數(shù)值達(dá)到某個(gè)值n時(shí)，進(jìn)行輸出時(shí)鐘翻轉(zhuǎn)，得到占空比50%的分頻時(shí)鐘。在qua

53、rtus ii軟件工程下，新建vhdl文件，在程序窗口輸入時(shí)鐘程序，編譯結(jié)果如圖4.3所示。圖4.3時(shí)鐘程序的編譯圖4.4時(shí)鐘程序時(shí)序仿真圖4.5 仿真波形圖4.2.2 a/d子程序模塊 采用狀態(tài)機(jī)編程的方式，在四種狀態(tài)之間切換。t_flag=0時(shí)ad芯片處于初始化狀態(tài)，t_flag=1時(shí),為準(zhǔn)備階段,t_flag=2時(shí),啟動(dòng)轉(zhuǎn)換；t_flag=3時(shí)，轉(zhuǎn)換結(jié)束。與時(shí)鐘模塊相同，在工程中，新建vhdl文件，將a/d轉(zhuǎn)換控制程序錄入。編譯的結(jié)果如圖4.6所示。圖4.6 a/d控制程序編譯在“adc_st.vmf”文件下，按照時(shí)鐘分頻程序計(jì)算adc_clk和adc_datain的周期，將adc_cl

54、k和adc_datain波形設(shè)定好，然后對(duì)波形文件功能仿真，結(jié)果如圖4.7 所示。圖4.7 a/d轉(zhuǎn)換控制程序功能仿真功能仿真成功以后，還需要對(duì)其進(jìn)行時(shí)序仿真。仿真的結(jié)果如圖4.8所示。圖4.8 a/d轉(zhuǎn)換控制程序時(shí)序仿真 最后，在完成以上三個(gè)步驟以后，得到的仿真波形如圖4.9所示。圖4.9 a/d轉(zhuǎn)換仿真波形圖4.2.3 通信子程序模塊通信程序主要功能是把轉(zhuǎn)換后的數(shù)字量經(jīng)過(guò)處理送到串行口，數(shù)據(jù)發(fā)送過(guò)程中，分別設(shè)置0為起始位，1為停止位。為防止發(fā)送數(shù)據(jù)出現(xiàn)錯(cuò)誤，將a和z是作為起始字符，后面分別是ad轉(zhuǎn)換的8位數(shù)據(jù)，8個(gè)開(kāi)關(guān)量。通信子程序模塊的仿真及波形圖如圖4.10 、4.11 、4.12所示

55、。圖4.10通信子程序功能仿真圖4.11 通信子程序時(shí)序仿真圖4.12 仿真波形4.2.4 顯示程序led的輸入定義為12位的標(biāo)準(zhǔn)邏輯位矢量，該輸入端口接受的數(shù)據(jù)來(lái)自a/d,輸出端口驅(qū)動(dòng)8個(gè)led，高8位數(shù)據(jù)輸出。該模塊的作用是通過(guò)8個(gè)led能顯示輸入的電壓大小。程序的仿真及波形圖如圖4.13 、4.14 、4.15 所示。圖 4.13 時(shí)序仿真圖4.14 仿真波形圖4.15 仿真波形5系統(tǒng)測(cè)試5.1數(shù)據(jù)采集系統(tǒng)調(diào)試表 5.1 電壓對(duì)比表測(cè)得輸入的模擬電壓(v)上位機(jī)界面顯示電壓(v)0.300.280.620.591.091.071.201.182.332.292.542.522.852.843.303.30輸入電路由多路開(kāi)關(guān)、電位器、直流穩(wěn)壓電源構(gòu)成。cd4051在5v電壓下工作,電路采用直流穩(wěn)壓電源供電，通過(guò)調(diào)節(jié)電位器使得cd4051的輸出模擬電壓在05v范圍內(nèi)變化，并通過(guò)界面顯示。輸入的模擬電壓與輸出的顯示電壓對(duì)比如表5.1所示。 5.2顯示系