畢業(yè)論文基于FPGA的信號發(fā)生器設(shè)計

1、基于FPGA的信號發(fā)生器設(shè)計武漢工業(yè)學院畢業(yè)設(shè)計（論文）設(shè)計（論文）題目：基于FPGA的信號發(fā)生器設(shè)計姓 名 學 號 院 系 電氣與電子工程學院專 業(yè) 電子信息科學與技術(shù)指導(dǎo)教師 31目錄摘要iiiAbstractiv前言11緒論31.1 FPGA簡介31.2 modelsim簡介51.3 DDS基本原理介紹62設(shè)計方案82.1 總體設(shè)計方案82.2方案論證82.2.1方案一82.2.2方案二92.2.3方案三92.3方案確定93 硬件電路設(shè)計113.1硬件設(shè)計注意事項113.2 DA電路113.3濾波電路123.4硬件電路實現(xiàn)134軟件設(shè)計144.1波形產(chǎn)生模塊144.1.1正弦波144.1

2、.2方波154.1.3 三角波154.2頻率控制模塊164.3相位累加模塊174.4選擇波形模塊174.5幅度控制模塊184.6軟件設(shè)計總成195 調(diào) 試205.1設(shè)計及仿真調(diào)試使用設(shè)備205.2 調(diào)試方法205.2.1 硬件調(diào)試205.2.2 軟件調(diào)試205.2.3 綜合調(diào)試205.3 調(diào)試結(jié)果215.3.1 軟件仿真結(jié)果及分析215.3.2 綜合調(diào)試結(jié)果24總結(jié)25致謝辭26參考文獻27附件1 ROM生成源程序28附件2 40位流水線加法器程序30摘要信號發(fā)生器是數(shù)字設(shè)備運行工作中必不可少的一部分，沒有良好的信號源，最終就會導(dǎo)致系統(tǒng)不能夠正常工作，更不必談什么實現(xiàn)其它功能了。本次論文主要研

3、究了基于FPGA的函數(shù)信號發(fā)生器的設(shè)計思路與軟硬件實現(xiàn)。首先介紹了本次設(shè)計任務(wù)的總體設(shè)計方案，以及該方案中設(shè)計的知識點，所使用的軟件及硬件基本知識。在此基礎(chǔ)上進行了硬件電路的設(shè)計，主要采用DDS（直接數(shù)字頻率合成）方案，采用了Altera公司的低成本cyclone II系列FPGA的EP2C5QC8作為核心芯片，構(gòu)建了外圍的0832DA轉(zhuǎn)換電路，以及1MHZ低通濾波電路。再次介紹系統(tǒng)軟件的設(shè)計過程，給出了FPGA自底向上的設(shè)計思路，以及各個底層模塊的設(shè)計原理與思路分析，最后介紹了相關(guān)軟件的應(yīng)用知識。最后一段介紹了論文的相關(guān)結(jié)論，進行仿真調(diào)試的過程。關(guān)鍵詞：信號發(fā)生器；FPGA；Modelsim

4、；Verilog語言AbstractSignal generator is an essential part of digital equipment operation work, there's not a good signal source, will eventually lead to system can't normal work, more don't have to talk about what other functions. This paper mainly studies the function signal generator bas

5、ed on FPGA design and hardware and software implementation. First introduced the overall design scheme of the design task, and the scheme of design knowledge, the use of basic knowledge of software and hardware. On the basis of the hardware circuit design, and mainly adopts DDS (direct digital frequ

6、ency synthesis), using the low cost of Altera company EP2C5QC8 of cyclone II series FPGA as the core chip, peripheral 0832 da conversion circuit is constructed, and the 1 MHZ low-pass filter circuit. Again, introduced the system software design process, presents the design idea of FPGA from the bott

7、om up, and the underlying design principles and ideas of the module analysis, finally introduces the application of related software knowledge. The last paragraph introduces the papers relevant to the conclusion that the simulation debugging process.Keywords: Signal generator, FPGA, Modelsim, Verilo

8、g HDL前言隨著我國的經(jīng)濟日益增長，社會對電子產(chǎn)品的需求量也就越來越大，目前我國的電子產(chǎn)品市場正在迅速的壯大，市場前景廣闊。FPGA (Field Programmable Gate Array，現(xiàn)場可編程門陣列)在現(xiàn)代數(shù)字電路設(shè)計中發(fā)揮著越來越重要的作用。FPGA/CPLD (Complex Programmable Logic Device)所具有的靜態(tài)可重復(fù)編程和動態(tài)在系統(tǒng)重構(gòu)的特性，使得硬件的功能可以像軟件一樣通過編程來修改，這樣就極大地提高了電子系統(tǒng)設(shè)計的靈活性和通用性，縮短了產(chǎn)品的上市時間并可降低電子系統(tǒng)的開發(fā)成本，且可以毫不夸張地講，F(xiàn)PGA/CPLD能完成任何數(shù)字器件的功能，

9、從簡單的74電路到高性能的CPU。它的影響毫不亞于20世紀70年代單片機的發(fā)明和使用?，F(xiàn)在隨著電子技術(shù)的發(fā)展，產(chǎn)品的技術(shù)含量越來越高，使得芯片的復(fù)雜程度越來越高，人們對數(shù)萬門乃至數(shù)百萬門設(shè)計的需求也越來越多，特別是專用集成電路（ASIC）設(shè)計技術(shù)的日趨進步和完善，推動了數(shù)字系統(tǒng)設(shè)計的迅速發(fā)展。僅靠原理圖輸入方式已不能滿足要求，采用硬件描述語言VHDL的設(shè)計方式應(yīng)運而生，解決了傳統(tǒng)用電路原理圖設(shè)計大系統(tǒng)工程時的諸多不便，成為電子電路設(shè)計人員的最得力助手。設(shè)計工作從行為、功能級開始，并向著設(shè)計的高層次發(fā)展。這樣就出現(xiàn)了第三代EDA系統(tǒng)，其特點是高層次設(shè)計的自動化。第三代EDA系統(tǒng)中除了引入硬件描述

10、語言，還引入了行為綜合工具和邏輯綜合工具，采用較高的抽象層次進行設(shè)計，并按層次式方法進行管理，可大大提高處理復(fù)雜設(shè)計的能力，縮短設(shè)計周期，綜合優(yōu)化工具的采用使芯片的品質(zhì)如面積、速度和功耗等獲得了優(yōu)化，因而第三代EDA系統(tǒng)迅速得到了推廣應(yīng)用。目前，最通用的硬件描述語言有VHDL和VerilogHDL兩種，現(xiàn)在大多設(shè)計者都使用93年版標準的VHDL，并且通過了IEEE認定，成為世界范圍內(nèi)通用的數(shù)字系統(tǒng)設(shè)計標準。VerilogHDL是一種新興的程序設(shè)計語言，使用VerilogHDL進行設(shè)計其性能總是比常規(guī)使用CPU或者MCU的程序設(shè)計語言在性能上要高好幾個數(shù)量級。這就是說，在傳統(tǒng)上使用軟件語言的地方

11、，VerilogHDL語言作為一種新的實現(xiàn)方式會應(yīng)用得越來越廣泛。本課題設(shè)計是采用美國Altera公司的cyclone II器件，使用的是Altera公司的EDA軟件平臺quartus II可編程邏輯器件開發(fā)軟件?；贓DA工具的FPGA/CPLD的開發(fā)流程，F(xiàn)PGA/CPLD器件的設(shè)計一般可分為設(shè)計輸入、設(shè)計實現(xiàn)和編程三個設(shè)計步驟：1. 設(shè)計輸入方式主要由文本輸入和圖形輸入兩種，可根據(jù)需要選擇，也可混合輸入。EDA工具會自動檢查語法；2. 設(shè)計實現(xiàn)階段EDA工具對設(shè)計文件進行編譯，進行邏輯綜合、優(yōu)化，并針對器件進行映射、布局、布線，產(chǎn)生相應(yīng)的適配文件；3. 編程階段EDA軟件將適配文件配置到

12、相應(yīng)的CPLD/FPGA器件中，使其能夠?qū)崿F(xiàn)預(yù)期的功能。信號發(fā)生器是數(shù)字設(shè)備運行工作中必不可少的一部分，沒有良好的信號源，最終就會導(dǎo)致系統(tǒng)不能夠正常工作，更不必談什么實現(xiàn)其它功能了。不論是處于開發(fā)還是故障檢修階段，輸出標準且性能優(yōu)秀的信號發(fā)生器總是能夠帶來工作效率的大幅提升，使新產(chǎn)品有一個標準的信號源、損壞的系統(tǒng)得到正確校驗，不會被一些故障所蒙蔽。在傳統(tǒng)的信號發(fā)生器中，大都使用分立元件，而且體積龐大攜帶不便，且大部分只能輸出一種脈沖信號波形。在設(shè)計領(lǐng)域，不管采用什么技術(shù)生產(chǎn)，生產(chǎn)的產(chǎn)品用在哪里，其產(chǎn)品設(shè)計的宗旨都是離不開以下幾點：實用性高、成本低、可升級、功能完善可擴展等！使用專用的數(shù)字電路設(shè)

13、計的信號發(fā)生器，設(shè)備成本高、使用復(fù)雜。基于以上考慮，在中小型數(shù)字電路的設(shè)計和測試中，迫切需要設(shè)計一種小型易用成本低廉的信號發(fā)生器。此課題的設(shè)計以小型經(jīng)濟，集成度高，性能穩(wěn)定，使用方便為指導(dǎo)，在功能上力求完善實用，同時兼顧商業(yè)價值與應(yīng)用價值的體現(xiàn)。1緒論1.1 FPGA簡介FPGA (Field-Programmable Gate Array)，即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。(1) 背景目前以硬件描述語言（Ve

14、rilog 或 VHDL）所完成的電路設(shè)計，可以經(jīng)過簡單的綜合與布局，快速的燒錄至 FPGA 上進行測試，是現(xiàn)代 IC 設(shè)計驗證的技術(shù)主流。這些可編輯元件可以被用來實現(xiàn)一些基本的邏輯門電路（比如AND、OR、XOR、NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學方程式。在大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（Flipflop）或者其他更加完整的記憶塊。 系統(tǒng)設(shè)計師可以根據(jù)需要通過可編輯的連接把FPGA內(nèi)部的邏輯塊連接起來，就好像一個電路試驗板被放在了一個芯片里。一個出廠后的成品FPGA的邏輯塊和連接可以按照設(shè)計者而改變，所以FPGA可以完成所需要的邏輯功能。 FP

15、GA一般來說比ASIC（專用集成芯片）的速度要慢，無法完成復(fù)雜的設(shè)計，而且消耗更多的電能。但是他們也有很多的優(yōu)點比如可以快速成品，可以被修改來改正程序中的錯誤和更便宜的造價。廠商也可能會提供便宜的但是編輯能力差的FPGA。因為這些芯片有比較差的可編輯能力，所以這些設(shè)計的開發(fā)是在普通的FPGA上完成的，然后將設(shè)計轉(zhuǎn)移到一個類似于ASIC的芯片上。另外一種方法是用CPLD（復(fù)雜可編程邏輯器件備）。 (2) CPLD與FPGA的關(guān)系早在1980年代中期，F(xiàn)PGA已經(jīng)在PLD設(shè)備中扎根。CPLD和FPGA包括了一些相對大數(shù)量的可編輯邏輯單元。CPLD邏輯門的密度在幾千到幾萬個邏輯單元之間，而FPGA通

16、常是在幾萬到幾百萬。 CPLD和FPGA的主要區(qū)別是他們的系統(tǒng)結(jié)構(gòu)。CPLD是一個有點限制性的結(jié)構(gòu)。這個結(jié)構(gòu)由一個或者多個可編輯的結(jié)果之和的邏輯組列和一些相對少量的鎖定的寄存器。這樣的結(jié)果是缺乏編輯靈活性，但是卻有可以預(yù)計的延遲時間和邏輯單元對連接單元高比率的優(yōu)點。而FPGA卻是有很多的連接單元，這樣雖然讓它可以更加靈活的編輯，但是結(jié)構(gòu)卻復(fù)雜的多。 CPLD和FPGA另外一個區(qū)別是大多數(shù)的FPGA含有高層次的內(nèi)置模塊（比如加法器和乘法器）和內(nèi)置的記憶體。因此一個有關(guān)的重要區(qū)別是很多新的FPGA支持完全的或者部分的系統(tǒng)內(nèi)重新配置。允許他們的設(shè)計隨著系統(tǒng)升級或者動態(tài)重新配置而改變。一些FPGA可以

17、讓設(shè)備的一部分重新編輯而其他部分繼續(xù)正常運行。 (3) FPGA工作原理FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個部分。 現(xiàn)場可編程門陣列（FPGA）是可編程器件。與傳統(tǒng)邏輯電路和門陣列（如PAL，GAL及CPLD器件）相比，F(xiàn)PGA具有不同的結(jié)構(gòu)，F(xiàn)PGA利用小型查找表（16×1RAM）來實現(xiàn)組合邏輯，每個查找表連接到一個D觸發(fā)器的輸入端，觸發(fā)器再來驅(qū)動其他邏輯電

18、路或驅(qū)動I/O，由此構(gòu)成了既可實現(xiàn)組合邏輯功能又可實現(xiàn)時序邏輯功能的基本邏輯單元模塊，這些模塊間利用金屬連線互相連接或連接到I/O模塊。FPGA的邏輯是通過向內(nèi)部靜態(tài)存儲單元加載編程數(shù)據(jù)來實現(xiàn)的，存儲在存儲器單元中的值決定了邏輯單元的邏輯功能以及各模塊之間或模塊與I/O間的聯(lián)接方式，并最終決定了FPGA所能實現(xiàn)的功能，F(xiàn)PGA允許無限次的編程. (4) FPGA芯片的內(nèi)部結(jié)構(gòu)1) 可編程輸入輸出單元（IOB） 可編程輸入/輸出單元簡稱I/O單元，是芯片與外界電路的接口部分，完成不同電氣特性下對輸入/輸出信號的驅(qū)動與匹配要求。FPGA內(nèi)的I/O按組分類，每組都能夠獨立地支持不同的I/O標準。通過

19、軟件的靈活配置，可適配不同的電氣標準與I/O物理特性，可以調(diào)整驅(qū)動電流的大小，可以改變上、下拉電阻。目前，I/O口的頻率也越來越高，一些高端的FPGA通過DDR寄存器技術(shù)可以支持高達2Gbps的數(shù)據(jù)速率。 外部輸入信號可以通過IOB模塊的存儲單元輸入到FPGA的內(nèi)部，也可以直接輸入FPGA 內(nèi)部。當外部輸入信號經(jīng)過IOB模塊的存儲單元輸入到FPGA內(nèi)部時，其保持時間（Hold Time）的要求可以降低，通常默認為0。 為了便于管理和適應(yīng)多種電器標準，F(xiàn)PGA的IOB被劃分為若干個組（bank），每個bank的接口標準由其接口電壓VCCO決定，一個bank只能有一種VCCO，但不同bank的VC

20、CO可以不同。只有相同電氣標準的端口才能連接在一起，VCCO電壓相同是接口標準的基本條件。2) 可配置邏輯塊（CLB） CLB是FPGA內(nèi)的基本邏輯單元。CLB的實際數(shù)量和特性會依器件的不同而不同，但是每個CLB都包含一個可配置開關(guān)矩陣，此矩陣由4或6個輸入、一些選型電路（多路復(fù)用器等）和觸發(fā)器組成。開關(guān)矩陣是高度靈活的，可以對其進行配置以便處理組合邏輯、移位寄存器或RAM。在Xilinx公司的FPGA器件中，CLB由多個（一般為4個或2個）相同的Slice和附加邏輯構(gòu)成。每個CLB模塊不僅可以用于實現(xiàn)組合邏輯、時序邏輯，還可以配置為分布式RAM和分布式ROM。 (5) 基本特點l 采用FPG

21、A設(shè)計ASIC電路(專用集成電路)，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 l FPGA可做其它全定制或半定制ASIC電路的中試樣片。 l FPGA內(nèi)部有豐富的觸發(fā)器和I/O引腳。 l FPGA是ASIC電路中設(shè)計周期最短、開發(fā)費用最低、風險最小的器件之一。 l FPGA采用高速CMOS工藝，功耗低，可以與CMOS、TTL電平兼容。 可以說，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 FPGA是由存放在片內(nèi)RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的RAM進行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。加電時，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)

22、編程RAM中，配置完成后，F(xiàn)PGA進入工作狀態(tài)。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。FPGA的編程無須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。當需要修改FPGA功能時，只需換一片EPROM即可。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，F(xiàn)PGA的使用非常靈活。1.2 modelsim簡介Mentor公司的ModelSim是業(yè)界最優(yōu)秀的HDL語言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器。它采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)、和單一內(nèi)核仿真技術(shù)，編

23、譯仿真速度快，編譯的代碼與平臺無關(guān)，便于保護IP核，個性化的圖形界面和用戶接口，為用戶加快調(diào)錯提供強有力的手段，是FPGA/ASIC設(shè)計的首選仿真軟件。主要特點：l RTL和門級優(yōu)化，本地編譯結(jié)構(gòu)，編譯仿真速度快，跨平臺跨版本仿真；l 單內(nèi)核VHDL和Verilog混合仿真；l 源代碼模版和助手，項目管理；l 集成了性能分析、波形比較、代碼覆蓋、數(shù)據(jù)流ChaseX、Signal Spy、虛擬對象Virtual Object、Memory窗口、Assertion窗口、源碼窗口顯示信號值、信號條件斷點等眾多調(diào)試功能；l C和Tcl/Tk接口，C調(diào)試； l 對SystemC的直接支持，和HDL任意混

24、合； l 支持SystemVerilog的設(shè)計功能； l 對系統(tǒng)級描述語言的最全面支持，SystemVerilog，SystemC，PSL； l ASIC Sign off。 ModelSim分幾種不同的版本：SE、PE、LE和OEM，其中SE是最高級的版本，而集成在 Actel、Atmel、Altera、Xilinx以及Lattice等FPGA廠商設(shè)計工具中的均是其OEM版本。SE版和OEM版在功能和性能方面有較大差別，比如對于大家都關(guān)心的仿真速度問題，以Xilinx公司提供的OEM版本ModelSim XE為例，對于代碼少于40000行的設(shè)計，ModelSim SE 比ModelSim X

25、E要快10倍；對于代碼超過40000行的設(shè)計，ModelSim SE要比ModelSim XE快近40倍。ModelSim SE支持PC、UNIX和LINUX混合平臺；提供全面完善以及高性能的驗證功能；全面支持業(yè)界廣泛的標準；Mentor Graphics公司提供業(yè)界最好的技術(shù)支持與服務(wù)。1.3 DDS基本原理介紹直接數(shù)字頻率合成(Direct Digital Synthesis，簡稱DDS)技術(shù)是頻率合成領(lǐng)域中的一項新技術(shù)。DDS的設(shè)計思想完全是基于數(shù)值計算信號波形的抽樣值來實現(xiàn)頻率合成的。DDS的工作原理是基于相位和幅度的對應(yīng)關(guān)系，通過改變頻率控制字來改變相位累加器的累加速度，然后在固定時

26、鐘的控制下取樣，取樣得到的相位值通過相位幅度轉(zhuǎn)換得到與相位值對應(yīng)的幅度序列，幅度序列通過數(shù)模轉(zhuǎn)換得到模擬形式量化的正弦波輸出。相位累加器低通濾波器D/A轉(zhuǎn)換器波形存儲器N位相位寄存器N位加法器頻率控制字KFDDS時鐘fc圖1-1 DDS的結(jié)構(gòu)原理圖DDS的結(jié)構(gòu)原理圖如圖1-1。其中相位累加器字長為N，DDS控制時鐘頻率為fc，頻率控制字為K。DDS直接從“相位”的概念出發(fā)進行頻率合成。相位累加器由加法器與累加寄存器級聯(lián)構(gòu)成。每來一個時鐘脈沖fc，加法器將頻率控制字K與累加寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果送至累加寄存器的數(shù)據(jù)輸入端。累加寄存器將加法器在上一個時鐘脈沖作用后所產(chǎn)生的新相

27、位數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一個時鐘脈沖的作用下繼續(xù)與頻率控制字相加。這樣，相位累加器在時鐘作用下，不斷對頻率控制字進行線性相位累加。由此可以看出，相位累加器在每一個時鐘脈沖輸入時，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合成信號的相位，相位累加器的溢出頻率就是DDS輸出的信號頻率。DDS的核心就是相位累加器，利用它來產(chǎn)生信號遞增的相位信息，整個DDS系統(tǒng)在統(tǒng)一的參考時鐘下工作，每個時鐘周期相位累加器作加法運算一次。加法運算的步進越大，相應(yīng)合成的相位值變化越快，輸出信號的頻率也就越高。對于幅值歸一化的正弦波信號的瞬時值完全由瞬時相位來決定，因為w=(t)dt，所以相位變化越

28、快，信號的頻率越高。ROM表完成將累加器相位信息轉(zhuǎn)換為幅值信息的功能。再由D/A完成數(shù)字抽樣信號到連續(xù)時域信號的轉(zhuǎn)換，D/A輸出的臺階信號再經(jīng)低通濾波器平滑以得到精確的連續(xù)正弦信號波形。相位累加器利用Nbit二進制加法器的模溢出特性來模擬理想正弦波的2相位周期。相位累加器輸出和ROM輸出可分別理解為理想正弦波相位信號和時域波形的時鐘抽樣。用相位累加器輸出的數(shù)據(jù)作為波形存儲器的相位取樣地址，這樣就可把存儲在波形存儲器內(nèi)的波形抽樣值（二進制編碼）經(jīng)查找表查出，完成相位到幅值轉(zhuǎn)換。波形存儲去的輸出送到D/A轉(zhuǎn)換器，D/A轉(zhuǎn)換器將數(shù)字量形式的波形幅值轉(zhuǎn)換成所要求合成頻率的模擬量形式信號。低通濾波器用于

29、濾除不需要的取樣分量，以便輸出頻譜純凈的正弦波信號。相位累加器字長為N，DDS控制時鐘頻率為fc，時鐘周期為Tc=1fc，頻率控制字為K。系統(tǒng)工作時，累加器的單個時鐘周期的增量值為=K*22n，相應(yīng)角頻率為w=t=Tc=2*K*fc/2n，所以DDS的輸出頻率為fDDS=w2=K*fc2n，DDS輸出的頻率步進間隔fDDS=fc2n。因DDS輸出信號是對正弦波的抽樣合成，所以應(yīng)滿足Niqust定理的要求，即fDDS2n-1，也就是要求K2n-1，根據(jù)頻譜性能的要求，一般取fDDS0.4fc。當DDS相位累加器采用32位字長，時鐘頻率為30MHZ時，它的輸出頻率間隔可達fDDS=fc2n=50*

30、1062320.01HZ=10mHZ。可見，DDS的基于累加器相位控制方式給它帶來了微步進的優(yōu)勢。2設(shè)計方案2.1 總體設(shè)計方案（1） 設(shè)計步驟此設(shè)計將按模塊式實現(xiàn)，設(shè)計總共分為四大部分完成：1.產(chǎn)生波形（三種波形：方波、三角波和矩形波）信號；2.波形選擇；3.頻率控制；4.幅度控制。（2） 設(shè)計思想利用Verilog HDL編程，依據(jù)基本數(shù)字電路模塊原理進行整合。系統(tǒng)各部分所需工作時鐘信號由輸入系統(tǒng)時鐘信號經(jīng)分頻得到，系統(tǒng)時鐘輸入端應(yīng)滿足輸入脈沖信號的要求。具備幅度和頻率可調(diào)功能，幅度通過兩個按鍵可以增減調(diào)節(jié)，頻率控制模塊則是一個簡易的計數(shù)器，控制步徑為100HZ的可調(diào)頻率，達到設(shè)計課題所要

31、求的輸出波形頻率可調(diào)及幅度可調(diào)功能。幅度可調(diào)功能由于比較簡單，可以在FPGA外部利用硬件電路實現(xiàn)。總體設(shè)計框圖如下圖2-1所示：濾波輸出D/A轉(zhuǎn)換器信號控制信號產(chǎn)生時鐘信號選擇信號圖2-1系統(tǒng)總體框圖2.2方案論證2.2.1方案一采用DDS（直接數(shù)字頻率合成器）來設(shè)計，設(shè)計總體框圖如圖2-2所示。在設(shè)計界里眾所周知，DDS器件采用高速數(shù)字電路和高速D/A轉(zhuǎn)換技術(shù)，具有頻率轉(zhuǎn)換時間短、頻率分辨率高、頻率穩(wěn)定度高、輸出信號頻率和相位可快速程控切換等優(yōu)點，所以，我們可以利用DDS具有很好的相位控制和幅度控制功能，另外其數(shù)據(jù)采樣功能也是極具精確和完善的，它可以產(chǎn)生較為精確的任何有規(guī)則波形信號，可以實現(xiàn)

32、對信號進行全數(shù)字式調(diào)制。用FPGA和DDS實現(xiàn)信號調(diào)制，既克服了傳統(tǒng)的方法實現(xiàn)帶來的缺點，若采用它來編程設(shè)計，必定會事半功倍，且使設(shè)計趨于理想狀態(tài)。但鑒于DDS的占用ROM空間較大，我們設(shè)計時就必須考慮到所用期間的ROM空間是否夠用，結(jié)合我選用的Cyclone II 系列的 EP2C5Q208C8N器件所提供的26個 M4KRAM存儲模塊，可以高達1.1Mbits的存儲單元。應(yīng)該可以滿足本次設(shè)計的需要。低通濾波D/A變換相位累加器頻率控制字ROM圖2-2 DDS與FPGA總體設(shè)計圖2.2.2方案二采用震蕩器頻率合成方案。具體方案如下：首先通過頻率合成技術(shù)產(chǎn)生所需要頻率的方波，通過積分電路就可以

33、得到同頻率的三角波，再經(jīng)過濾波器就可以得到正弦波。其優(yōu)點是工作頻率可望做得很高，也可以達到很高的頻率分辨率；缺點是使用的濾波器要求通帶可變，實現(xiàn)很難，高低頻率比不可能做得很高。2.2.3方案三采用VHDL語言來編程，然后下載文件到FPGA來實現(xiàn)。VHDL語言是電子設(shè)計領(lǐng)域的主流硬件描述語言,具有很強的電路描述和建模能力，能從多個層次對數(shù)字系統(tǒng)進行建模和描述，從而大大降低了硬件設(shè)計任務(wù)，提高了設(shè)計效率和可靠性,要比模擬電路快得多。該方案是利用FPGA具有的靜態(tài)可重復(fù)編程和動態(tài)在系統(tǒng)重構(gòu)的特性，使得硬件的功能可以像軟件一樣通過編程來修改，極大地提高了電子系統(tǒng)設(shè)計的靈活性和通用性，而且大大縮短了系統(tǒng)

34、的開發(fā)周期。2.3方案確定由上述三個方案對比，采用第一種方案：使用直接數(shù)字信號合成技術(shù)（DDS），將三種波形的數(shù)據(jù)存儲在FPGA配置的ROM中，通過FPGA軟件掃描方式將波形數(shù)據(jù)讀出傳輸給DAC0832產(chǎn)生波形輸出。這種方法在軟、硬件電路設(shè)計上都簡單，且與我們的設(shè)計思路緊密結(jié)合。幅度控制部分在設(shè)計中目前有兩種方法：其一是通過軟件將存儲的波形數(shù)據(jù)進行統(tǒng)一比例的縮放在輸出給DAC0832，這樣就可以實現(xiàn)幅度的調(diào)節(jié)。第二種方法是通過外部電位器調(diào)節(jié)DAC0832參考電壓的值來調(diào)節(jié)輸出幅度。第一中鋒方法調(diào)節(jié)精確但是除法器肯定會占用大量的FPGA內(nèi)部資源，造成不必要的開銷。而使用電位器調(diào)節(jié)DAC0832的

35、參考電壓的方法簡單，但是調(diào)節(jié)精度很難達到0.1V的步進值。鑒于現(xiàn)在還出于理論分析時期不易決定何種方法更好，此點暫時待定等試驗階段在做確認。波形組合如果采用分開式模塊實現(xiàn)，也必將導(dǎo)致占用大量的資源，而且模塊設(shè)計復(fù)雜度提高，只要采用重復(fù)調(diào)用一個模塊的設(shè)計方法，既可以降低資源的占用率，也使得設(shè)計更加靈活且有針對性。此信號發(fā)生器的特點及功能集成度高，因采取整體模塊式設(shè)計，在此也考慮到實際應(yīng)用中，萬一FPGA的邏輯門數(shù)量不夠，特準備了一套備用方案。備用方案：將波形數(shù)據(jù)存放在外部SDRAM中，SDRAM的存儲容量大，且可重復(fù)使用，可以很好的解決內(nèi)存不夠使用的情況。 綜合以上涉及方面的分析，因此本次課題采用

36、此方案進行設(shè)計。3 硬件電路設(shè)計3.1硬件設(shè)計注意事項此次設(shè)計利用所購買的FPGA核心開發(fā)板，并且通過面包板搭建DA電路與濾波電路，實現(xiàn)系統(tǒng)功能，能在在良好的環(huán)境中正常工作。但是實際制作硬件電路時，就應(yīng)考慮到干擾所帶來的負面影響。為了避免干擾信號影響系統(tǒng)正常工作，未分配功能的FPGA引腳必須接地，在FPGA器件的電源端必須并連一0.01uF的退耦電容，在所有的輸入引腳上串聯(lián)100歐姆左右電阻減弱干擾信號影響，如有必要還應(yīng)在輸入端設(shè)置上拉或下拉電阻。3.2 DA電路本設(shè)計采用DAC0832作為輸出DA電路，并采用直通通方式（控制總線片選信號CS，讀寫使能信號WR,傳輸控制信號XFER，輸入所存使

37、能信號ILE直接接地），以得到最大的轉(zhuǎn)換速度，電路示意圖如下：圖3-1DAC0832電路連接圖（1） DAC0832簡介：DAC0832是8分辨率的D/A轉(zhuǎn)換集成芯片。與微處理器完全兼容。這個DA芯片以其價格低廉、接口簡單、轉(zhuǎn)換控制容易等優(yōu)點，在單片機應(yīng)用系統(tǒng)中得到廣泛的應(yīng)用。D/A轉(zhuǎn)換器由8位輸入鎖存器、8位DAC寄存器、8位D/A轉(zhuǎn)換電路及轉(zhuǎn)換控制電路構(gòu)成。主要特點：l 分辨率為8位； l 電流穩(wěn)定時間1us； l 可單緩沖、雙緩沖或直接數(shù)字輸入； l 只需在滿量程下調(diào)整其線性度； l 單一電源供電（+5V+15V）； l 低功耗，20mW。（2） DAC0832結(jié)構(gòu)：D0D7：8位數(shù)據(jù)輸

38、入線，TTL電平，有效時間應(yīng)大于90ns(否則鎖存器的數(shù)據(jù)會出錯)； ILE：數(shù)據(jù)鎖存允許控制信號輸入線，高電平有效； CS：片選信號輸入線（選通數(shù)據(jù)鎖存器），低電平有效； WR1：數(shù)據(jù)鎖存器寫選通輸入線，負脈沖（脈寬應(yīng)大于500ns）有效。由ILE、CS、WR1的邏輯組合產(chǎn)生LE1，當LE1為高電平時，數(shù)據(jù)鎖存器狀態(tài)隨輸入數(shù)據(jù)線變換，LE1的負跳變時將輸入數(shù)據(jù)鎖存； XFER：數(shù)據(jù)傳輸控制信號輸入線，低電平有效，負脈沖（脈寬應(yīng)大于500ns）有效； WR2：DAC寄存器選通輸入線，負脈沖（脈寬應(yīng)大于500ns）有效。由WR2、XFER的邏輯組合產(chǎn)生LE2，當LE2為高電平時，DAC寄存器的輸

39、出隨寄存器的輸入而變化，LE2的負跳變時將數(shù)據(jù)鎖存器的內(nèi)容打入DAC寄存器并開始D/A轉(zhuǎn)換。 IOUT1：電流輸出端1，其值隨DAC寄存器的內(nèi)容線性變化； IOUT2：電流輸出端2，其值與IOUT1值之和為一常數(shù)； Rfb：反饋信號輸入線，改變Rfb端外接電阻值可調(diào)整轉(zhuǎn)換滿量程精度； Vcc：電源輸入端，Vcc的范圍為+5V+15V； VREF：基準電壓輸入線，VREF的范圍為-10V+10V； AGND：模擬信號地 DGND：數(shù)字信號地3.3濾波電路DA輸出的濾波器電路可選用有源濾波器與無源濾波器。下面即那個對兩種濾波器簡單介紹一下：a) 有源濾波器：有源電力濾波器（APF）是一種用于動態(tài)抑

40、制諧波、補償無功的新型電力電子裝置，它能夠?qū)Υ笮『皖l率都變化的諧波以及變化的無功進行補償，之所以稱為有源，顧名思義該裝置需要提供電源（用以補償主電路的諧波），其應(yīng)用可克服LC濾波器等傳統(tǒng)的諧波抑制和無功補償方法的缺點（傳統(tǒng)的只能固定補償），實現(xiàn)了動態(tài)跟蹤補償，而且可以既補諧波又補無功；三相電路瞬時無功功率理論是APF發(fā)展的主要基礎(chǔ)理論；APF有并聯(lián)型和串聯(lián)型兩種，前者用的多；并聯(lián)有源濾波器主要是治理電流諧波，串聯(lián)有源濾波器主要是治理電壓諧波等引起的問題。有源濾波器同無源濾波器比較，治理效果好，主要可以同時濾除多次及高次諧波，不會引起諧振，但是價位相對高！b) 無源濾波器：無源濾波器，又稱LC濾

41、波器，是利用電感、電容和電阻的組合設(shè)計構(gòu)成的濾波電路，可濾除某一次或多次諧波，最普通易于采用的無源濾波器結(jié)構(gòu)是將電感與電容串聯(lián)，可對主要次諧波（3、5、7）構(gòu)成低阻抗旁路；單調(diào)諧濾波器、雙調(diào)諧濾波器、高通濾波器都屬于無源濾波器。因為本設(shè)計中要求幅度5V內(nèi)可調(diào)節(jié)，但是無緣濾波器會造成信號的衰減，因此本設(shè)計中采用有源濾波器。設(shè)計D/A輸出后，通過濾波電路、輸出緩沖電路，使信號平滑且具有負載能力。輸出頻率小于1MHZ，為保證1MHZ 頻帶內(nèi)輸出幅度平坦，又要盡可能抑制諧波和高頻噪聲,選用寬帶運放OPA227，用TI提供的濾波器設(shè)計軟件FilterPro設(shè)計出截止頻率為1MHZ,為了保證通帶的平坦度與

42、阻帶的截止特性,這里選用4階巴特沃斯低通濾波器.濾波器原理如下圖：圖3-2濾波器電路圖OPA27是一種寬帶低噪聲高精度運放，帶寬可達到8MHZ,是完全可以滿足本次設(shè)計的要求的。濾波器頻譜特性如下圖：圖3-3濾波器幅頻特性3.4硬件電路實現(xiàn)本設(shè)計使用FPGA最小系統(tǒng)版與外接面包板焊接的DA電路與濾波電路組成。4軟件設(shè)計4.1波形產(chǎn)生模塊本設(shè)計用verilog語言根據(jù)Niqustc采樣定理，對波形ROM進行掃描，分別產(chǎn)生正弦波、三角波和方波。以下介紹各種常用信號的原理。4.1.1正弦波(1) 設(shè)計思想：正弦波發(fā)生分為兩個步驟，即正弦波幅值采樣存儲和正弦波波形的還原輸出。幅值采樣是將一個周期正弦波進

43、行256等分，將256個采樣點進行量化處理，量化值y=127.5+127.5*sin(x*128)，將256點量化值存入存儲器。正弦波形的產(chǎn)生是通過循環(huán)反復(fù)將存儲器中的256點采樣值通過DAC0832進行還原輸出，得到幅值正比于256點采樣值的正弦波。f(t)f(t)A0tt0.5T-ATT圖4-1 正弦波采樣圖4-2 方波采樣(2) 正弦波數(shù)據(jù)獲?。和ㄟ^MATLAB獲取正弦信號數(shù)據(jù)MATLAB程序如下：x=0:255;y=127.5+127.5*sin(x*pi/128);y=round(y);plot(x,y);波形數(shù)據(jù)如下： 圖4-3 正弦波ROM表ROM生成源程序見附件1。4.1.2方

44、波(1) 設(shè)計思路：矩形波的實現(xiàn)較之正弦波發(fā)生簡單，由于矩形波是兩個電平值間的交替變換，因此波形采樣值的預(yù)存只要有兩個不同的數(shù)值就行了，為了使矩形波發(fā)生的頻率控制與正弦波一致，我們采用與正弦波相同的原理，采用256個采樣值掃描輸出來實現(xiàn)，循環(huán)反復(fù)將存儲器中的256點采樣值通過DAC0832進行還原輸出，得到幅值正比于點采樣值的矩形波。采樣圖如圖4-2所示。(2) 方波數(shù)據(jù)獲取MATLAB程序如下：x=0:255;y=127.5+127.5*sign(128-mod(x,256);y=round(y); plot(x,y);其波形數(shù)據(jù)產(chǎn)生與正弦波一致，這里就不在贅述了。4.1.3 三角波設(shè)計思路

45、：由于三角波是線性的，比較簡單就可以產(chǎn)生，如果最低電壓DA參考量為0，最高電壓參考量是255，我們同樣設(shè)置256個點采樣深度（128點為上升階段另外128點為下降階段），那么根據(jù)它的公式2551282，每個點的電壓參考量只要依次加2就可以得到，一個波形所以采用簡單的加減算法就可實現(xiàn)，如圖4-4所示三角波的采樣圖：f(t)AtT-A圖4-4 三角波采樣圖4.2頻率控制模塊本課題要求頻率控制是在100HZ1MHZ，步進為100HZ。在本題設(shè)計中只需借助FPGA便可完成。根據(jù)上面對DDS理論的分析中采用25位的相位累加器，并且本次設(shè)計的系統(tǒng)時鐘為50MHZ，則由分析可知頻率分辨率為fDDS=50MH

46、Z/2251.4901HZ，本次要求頻率為100HZ步進可調(diào)，分析后知道1.4904*67=99.837100，只要對頻率控制字K=67送入相位累加器進行累加或累減就可以實現(xiàn)以100HZ為步進的頻率調(diào)節(jié)。本模塊只要再設(shè)計兩個按鍵來判斷是對累加器加還是對累加器減就可以實現(xiàn)頻率控制，并且K=67也是滿足K2n-1采樣要求。頻率控制模塊verilog程序如下：module Fword(clk,key1,key2,Fword);input key1,key2;input clk;output 24:0 Fword; reg 24:0 Fword;always(posedge clk) beginif(

47、!key1)Fword=Fword+25'd67; 圖4-5頻率控制模塊電路符號else if(!key2)Fword=Fword-25'd67;end endmodule4.3相位累加模塊相位累加模塊由一個累加器與地址產(chǎn)生器組成，相位累加器將輸入的頻率控制字累加并由地址產(chǎn)生器將累加結(jié)果的高8位提取當做波形ROM的地址查詢相應(yīng)的數(shù)據(jù)。在時序電路中為了提高加法器的速度。流水線結(jié)構(gòu)是一種常用的設(shè)計方法。累加器采用流水線結(jié)構(gòu)來實現(xiàn)，簡單而言，就是把一個位數(shù)很長的加法，拆成N個位數(shù)較短的加法，在N個時鐘周期內(nèi)做完，然后輸出結(jié)果，N就是流水線的級數(shù)。采用流水線結(jié)構(gòu)以后，由于加法器的字長變

48、短了，對于FPGA來講，加法器字長變短，對于提高工作頻率是十分有幫助的。當然，流水線結(jié)構(gòu)的使用，并不能無限制地提高電路的工作速度，這是因為，流水線結(jié)構(gòu)是一種用電路規(guī)模換取工作速度的設(shè)計方法，提高工作速度的代價是電路設(shè)計的復(fù)雜化。流水線結(jié)構(gòu)累加器要比普通的累加器結(jié)構(gòu)復(fù)雜得多，由于累加不在一個時鐘周期內(nèi)完成，內(nèi)部需要大量的寄存器保存中間變量。隨著流水級數(shù)的提高，電路復(fù)雜程度將大大增加，當電路的復(fù)雜程度達到一定量級的時候，流水線所帶來的性能改進，和電路本身由于結(jié)構(gòu)復(fù)雜所帶來的性能下降相抵消的時候，流水線結(jié)構(gòu)就不再具有提高電路工作頻率的作用了。對于不同的器件來說，采用多少級流水對性能的提升比較大要通過

49、仿真試驗才能得到一個比較肯定的值。下面是基于流水線技術(shù)的加法器與寄存器結(jié)合在一起的相位累加器設(shè)計。40位相位累加器的四級流水線設(shè)計，加法器采用5級鎖存，4級加法，最前的一級實現(xiàn)10位數(shù)的相加，后面3級加法器實現(xiàn)10位數(shù)與一個進位的相加，整個加法器的速度由10位加法器決定，Verilog HDL源程序見附件2。相位累加模塊電路符號如下： 圖4-6相位累加器電路符號4.4選擇波形模塊 波形選擇模塊使用一個4 通道的數(shù)據(jù)選擇器來對正弦波，方波，三角波的選擇。通過兩個外部撥碼開關(guān)來對三種波形選擇。當撥碼開關(guān)為00時，輸出正弦波。當撥碼開關(guān)為01時，輸出方波。當撥碼開關(guān)為10時，輸出三角波。波形選擇模塊

50、程序如下：module mux4t1(clk,sel,data1,data2,data3,outdata);input clk;input 1:0sel;input 7:0 data1,data2,data3;output 7:0 outdata;reg 7:0 outdata;always(posedge clk)begincase (sel) 2'b00 : outdata=data1;2'b01 : outdata=data2; 圖4-7波形選擇模塊電路符號2'b10 : outdata=data3;default :outdata=8'd0;endcas

51、eendendmodule4.5幅度控制模塊因為本設(shè)計采用全數(shù)字DDS方案，所以幅度控制也采用數(shù)字處理方式。由于本次設(shè)計用的DAC0832是一個8位的數(shù)模轉(zhuǎn)換器，且參考電壓定為5 V，則其電壓分辨率為v=5V/255=19.6mv,可見19.6*5=98mv0.1V，要實現(xiàn)對電壓的0.1v可調(diào)，只要對波形數(shù)據(jù)ROM的數(shù)據(jù)進行對以5為步進的縮放即可。例如要對5V電壓下調(diào)0.1V，只要對5V的ROM數(shù)據(jù)255減5即可，即255-5*19.6=4.9V。因此本設(shè)計還是通過兩個按鍵來判斷是對電壓上調(diào)還是下調(diào)。幅度調(diào)節(jié)模塊程序：module Amcontrol(clk,key1,key2,Romdata

52、,Amplitude);input clk;input key1,key2;input 7:0Romdata;output 7:0 Amplitude; reg 7:0 Romdata_temp1;reg 7:0 X1;reg 7:0 X2;always(posedge clk)begin if (Romdata>=255)X1=8'd0;else if(!key1) X1=X1+8'd1;endalways(posedge clk)begin 圖4-8幅度控制模塊電路符號if (Romdata<=0)X2=8'd0;else if(!key2)X2=X2+

53、8'd1;endalways(*)beginif(!key1|!key2)Romdata_temp1=Romdata+8'd5*(X1-X2);endassign Amplitude=Romdata_temp1;endmodule4.6軟件設(shè)計總成此次設(shè)計采用自低向上設(shè)計，通過先完成頻率控制模塊，累加器模塊，波形數(shù)據(jù)ROM，數(shù)據(jù)選擇器，幅度控制器五個部分，并且生成相應(yīng)的電路符號，原理圖輸入法實現(xiàn)個部分的連接。圖4-10頂層連接圖5 調(diào) 試5.1設(shè)計及仿真調(diào)試使用設(shè)備示波器:Hitachi V-1060，萬用表，F(xiàn)PGA開發(fā)板，PC機各一臺。 5.2 調(diào)試方法根據(jù)方案設(shè)計的要求，

54、調(diào)試過程共分三大部分：硬件調(diào)試、軟件調(diào)試和綜合調(diào)試。電路用FPGA/CPLD實驗箱按模塊調(diào)試，各模塊逐個調(diào)試通過后再進行綜合調(diào)試。5.2.1 硬件調(diào)試1) 在做控制電路的調(diào)試時，分析輸入輸出，可以發(fā)現(xiàn)時序與仿真結(jié)果是否有出入，便于找出硬件電路中的故障。再調(diào)試D/A轉(zhuǎn)換是否正常。2) 為提高電路抗干擾性能，我們采取了一些抗干擾措施。如接線線盡量短，減少交叉，每個芯片的電源與地之間都接有去擾電容，數(shù)字地與模擬地分開。實踐證明，這些措施對消除某些引腳上的“毛刺”及高頻噪聲起到了很好的效果。3) 運算放大器的選擇，由于輸出頻率達到上千赫茲，因此對放大器的帶寬有一定要求。所以，在調(diào)試濾波電路和緩沖輸出電

55、路時，都選擇了高速寬帶運放。5.2.2 軟件調(diào)試 本系統(tǒng)的軟件功能強大，運用Verilog HDL語言來編寫，先在Quartus II對所編的模塊一一進行仿真,排除了語法的錯誤編寫和設(shè)計邏輯思維的錯誤，當仿真完確認程序沒問題時，再直接下載到FPGA芯片，用FPGA實驗箱進行調(diào)試。采取的就是自底向上的調(diào)試方法，即先單獨調(diào)試好每一個模塊，然后再連接成一個完整的系統(tǒng)再調(diào)試。5.2.3 綜合調(diào)試 FPGA系統(tǒng)的軟硬件設(shè)計是緊密相連的，將軟件編譯綜合并且通過下載對FPGA進行適配，運行中的FPGA是由其內(nèi)部的硬件結(jié)構(gòu)控制讀出數(shù)據(jù)，從而產(chǎn)生波形。因此，如果在軟硬件都基本調(diào)通的情況下，系統(tǒng)的軟硬件綜合調(diào)試難度不是很大。5.3 調(diào)試結(jié)果5.3.1 軟件仿真結(jié)果及分析 5.3.1.1相位累加模塊仿真1) 仿真波形圖如圖5-1所示：圖5-1相位累加模塊仿真clk：時鐘輸入；ina：頻率控制字輸入；address：產(chǎn)生地址輸出；2) 仿真結(jié)果分析如圖所示相位累加模塊對輸入的頻率控制字累加并寄存，調(diào)節(jié)頻率控制字便可調(diào)節(jié)輸出頻率的大小，實現(xiàn)頻率的調(diào)節(jié)。5.3.1.2幅度控制模塊仿真1) 仿真波形圖如圖5-2所示：圖5-2幅度控制模塊仿真clk：時鐘輸入；key1：幅度增加；key2：幅度減少；Romdata：波形ROM輸出幅值；Ampl