多進(jìn)制數(shù)字振幅調(diào)制(MASK)系統(tǒng)

1、8.128.12多進(jìn)制數(shù)字振幅調(diào)制多進(jìn)制數(shù)字振幅調(diào)制(MASK)(MASK)系統(tǒng)系統(tǒng)多進(jìn)制數(shù)字振幅調(diào)制（MASK） n多進(jìn)制數(shù)字振幅調(diào)制又稱多電平振幅調(diào)制，它用高頻載波的多種振幅去代表數(shù)字信息。 左圖為四電平振幅調(diào)制，高頻載波有u0(t)、u1(t)、u2(t)、u3(t)四種。振幅為0、1A、2A、3A，分別代表數(shù)字信息0、1、2、3或者雙比特二進(jìn)制輸入信息 00、01、10、11 進(jìn)行振幅調(diào)制。n已調(diào)波一般可表示為ng(t)是高度為1、寬度為TS的矩形脈沖，且有n為易于理解，將波形上圖 所示。顯然圖（c）中各波形的疊加便構(gòu)成了圖（b）的波形。n由上圖可見，M進(jìn)制ASK信號(hào)是M個(gè)二進(jìn)制ASK

2、信號(hào)的疊加。n那么，MASK信號(hào)的功率譜便是 M個(gè)二進(jìn)制ASK信號(hào)功率譜之和。n因此，疊加后的MASK信號(hào)的功率譜將與每一個(gè)二進(jìn)制ASK信號(hào)的功率譜具有相同的帶寬。n所以其帶寬101MiPissMTfB22MASK信號(hào)的產(chǎn)生 nMASK信號(hào)與二進(jìn)制ASK信號(hào)產(chǎn)生的方法相同，可利用乘法器實(shí)現(xiàn)。n解調(diào)也與二進(jìn)制ASK信號(hào)相同，可采用相干解調(diào)和非相干解調(diào)兩種方式。M進(jìn)制振幅調(diào)制方框圖 實(shí)現(xiàn)多電平調(diào)制的方框原理如上圖所示，它與二進(jìn)制振幅調(diào)制的方框原理非常相似。不同之處是在發(fā)信輸入端增加了2M電平變換，相應(yīng)在接收端應(yīng)有M2電平變換。n另外該電路的取樣判決器有多個(gè)判決電平，因此多電平調(diào)制的取樣判決電路比較

3、復(fù)雜。實(shí)際系統(tǒng)中，取樣判決電路可與M2電平變換合成一個(gè)部件，它的原理類似于A D變換器。多電平解調(diào)與二進(jìn)制解調(diào)相似，可采用包絡(luò)解調(diào)或同步解調(diào)。n多進(jìn)制數(shù)字振幅調(diào)制與二進(jìn)制振幅調(diào)制相比有如下特點(diǎn)：（1）在碼元速率相同的條件下，信息速率是二進(jìn)制的log2M倍。n（2）當(dāng)碼元速率相同時(shí)，多進(jìn)制振幅調(diào)制帶寬與二進(jìn)制相同。n（3）多進(jìn)制振幅調(diào)制的誤碼率通常遠(yuǎn)大于二進(jìn)制誤碼率。當(dāng)功率受限時(shí)，M越大，誤碼增加越嚴(yán)重。n（4）多進(jìn)制振幅調(diào)制不能充分利用發(fā)信機(jī)功率。MASK調(diào)制電路VHDL程序與仿真 MASK調(diào)制方框圖 clkstart基帶信號(hào)分頻器串/并譯碼ASK調(diào)制D/A調(diào)制信號(hào)FPGAMASK調(diào)制電路符號(hào)

4、MASK調(diào)制VHDL程序與仿真 n-文件名：MASKn-功能：基于VHDL硬件描述語言，對(duì)基帶信號(hào)進(jìn)行MASK調(diào)制n-說明：這里MASK中的M為4n-最后修改日期：2004.2.13nlibrary ieee;nuse ieee.std_logic_arith.all;nuse ieee.std_logic_1164.all;nuse ieee.std_logic_unsigned.all;nentity MASK isnport(clk :in std_logic; -系統(tǒng)時(shí)鐘n start :in std_logic; -開始調(diào)制信號(hào)n x :in std_logic; -基帶信號(hào)n y

5、:out std_logic_vector(7 downto 0); -8位DAC數(shù)據(jù)nend MASK;narchitecture behav of MASK isnsignal q:integer range 0 to 7; -計(jì)數(shù)器nsignal qq:integer range 0 to 3; -計(jì)數(shù)器nsignal xx:std_logic_vector(3 downto 0); -并行數(shù)據(jù)寄存器nsignal yy:std_logic_vector(7 downto 0); -8位DAC數(shù)據(jù)寄存器nbeginnprocess(clk) -此進(jìn)程完成基帶信號(hào)的串并轉(zhuǎn)換， -完成4位并

6、行數(shù)據(jù)到8位DAC數(shù)據(jù)的譯碼nbeginnif clkevent and clk=1 then n if start=0 then q=0;n elsif q=0 then q=1;xx(3)=x; n if xx(3)=1 then yy=xx&1111; -if語句完成4位并行數(shù)據(jù)到8位DAC數(shù)據(jù)轉(zhuǎn)換n elsif xx(2)=1 then yy=xx&1011;n elsif xx(1)=1 then yy=xx&0111;n elsif xx(0)=1 then yy=xx&0011;n else yy=xx&0000;n end if;n elsif q=2 then q=3;xx(2)=x;n elsif q=4 then q=5;xx(1)=x;n elsif q=6 then q=7;xx(0)=x; n else q=q+1;n end if;nend if;nend process;nprocess(clk) -對(duì)8位DAC數(shù)據(jù)進(jìn)行ASK調(diào)制nbeginnif clkevent and clk=1 thenn if start=0 then qq=0;n elsif qq2 then qq=qq+1;y=00000000;n elsif qq=2 then qq=3;y=yy;n