各大公司筆試題

1、1、同步電路和異步電路的區(qū)別是什么？（仕蘭微電子）2、什么是同步邏輯和異步邏輯？（漢王筆試） 同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒有固定的因果關(guān)系。3、什么是 "線與 "邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？（漢王筆試） 線與邏輯是兩個(gè)輸出信號相連可以實(shí)現(xiàn)與的功能。 在硬件上，要用 oc 門來實(shí)現(xiàn)，由于不用 oc 門可能使灌電流過大，而燒壞邏輯門。 同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。4、什么是 Setup 和 Holdup 時(shí)間？（漢王筆試）5、setup 和 holdup 時(shí)間 ,區(qū)別 .（南山之橋）6、解釋 setup time 和 hold

2、time 的定義和在時(shí)鐘信號延遲時(shí)的變化。 （未知）7、解釋 setup 和 hold time violation ，畫圖說明，并說明解決辦法。 （威盛 VIA2003.11.06 上海筆試試題）Setup/hold time 是測試芯片對輸入信號和時(shí)鐘信號之間的時(shí)間要求。建立時(shí)間是指觸發(fā) 器 的時(shí)鐘信號上升沿到來以前， 數(shù)據(jù)穩(wěn)定不變的時(shí)間。 輸入信號應(yīng)提前時(shí)鐘上升沿 （如上升沿 有效）T時(shí)間到達(dá)芯片，這個(gè) T就是建立時(shí)間-Setup time.如不滿足setup time,這個(gè)數(shù)據(jù)就不 能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時(shí)間是指觸發(fā)器的時(shí)鐘信號上升沿

3、到來以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。如果hold time 不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。建立時(shí)間（Setup Time）和保持時(shí)間（Hold time ）。建立時(shí)間是指在時(shí)鐘邊沿前，數(shù)據(jù)信號需要保持不變的時(shí)間。 保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時(shí)間。如果不滿足建立和保持時(shí)間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會(huì)出現(xiàn)metastability的情況。如果數(shù)據(jù)信號在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過建立和保持時(shí)間，那么超過量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量。8、 說說對數(shù)字邏輯中的競爭和冒險(xiǎn)的理解，并舉例說明競爭和冒險(xiǎn)怎樣消除。（仕蘭微 電 子）9、什么是競爭與冒險(xiǎn)現(xiàn)象？怎樣

4、判斷？如何消除？（漢王筆試）在組合邏輯中， 由于門的輸入信號通路中經(jīng)過了不同的延時(shí)， 導(dǎo)致到達(dá)該門的時(shí)間不一致叫 競爭。產(chǎn)生毛刺叫冒險(xiǎn)。 如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險(xiǎn)現(xiàn)象。 解決方法： 一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。10、 你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？（漢王筆試）常用邏輯電平：12V, 5V，3.3V; TTL和CMOS不可以直接互連， 由于TTL是在0.3-3.6V之間， 而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS 需要在輸出端口加一上拉電阻接到5V或者12V。11、 如何解決

5、亞穩(wěn)態(tài)。（飛利浦大唐筆試） 亞穩(wěn)態(tài)是指觸發(fā)器無法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞 穩(wěn)態(tài)時(shí),既無法預(yù)測該單元的輸出電平,也無法預(yù)測何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平 上。在這個(gè)穩(wěn)定期間,觸發(fā)器輸出一些中間級電平,或者可能處于振蕩狀態(tài),并且這種無 用的輸出電平可以沿信號通道上的各個(gè)觸發(fā)器級聯(lián)式傳播下去。12 、 IC 設(shè)計(jì)中同步復(fù)位與 異步復(fù)位的區(qū)別。 （南山之橋）13、MOORE與MEELEYI犬態(tài)機(jī)的特征。（南山之橋）14、多時(shí)域設(shè)計(jì)中 ,如何處理信號跨時(shí)域。 （南山之橋）15、 給了 reg的setup,hold時(shí)間，求中間組合邏輯的delay范圍。（飛利浦大唐筆試）

6、Delay < period - setup -hold16、 時(shí)鐘周期為 T觸發(fā)器D1的建立時(shí)間最大為 T1max,最小為T1min。組合邏輯電路最大遲為T2max,最小為T2min。問，觸發(fā)器D2的建立時(shí)間T3和保持時(shí)間應(yīng)滿足什么條件。（華為）17、 給出某個(gè)一般時(shí)序電路的圖，有Tsetup,Tdelay,Tck-（還有clock的delay,寫出決定最大時(shí)鐘的因素，同時(shí)給出表達(dá)式。（威盛VIA 2003.11.06上海筆試試題）18、 說說靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)。（威盛VIA 2003.11.06上海筆試試題）19、 一個(gè)四級的 Mux,其中第二級信號為關(guān)鍵信號如何改善timi

7、ng。（威盛VIA2003.11.06上海筆試試題）20、給出一個(gè)門級的圖，又給了各個(gè)門的傳輸延時(shí)，問關(guān)鍵路徑是什么，還問給出輸入，使得輸出依賴于關(guān)鍵路徑。（未知）21、 邏輯方面數(shù)字電路的卡諾圖化簡，時(shí)序（同步異步差異），觸發(fā)器有幾種（區(qū)別，優(yōu) 點(diǎn)），全加器等等。（未知）22、 卡諾圖寫出邏輯表達(dá)使。（威盛VIA 2003.11.06上海筆試試題）23、化簡 F（A,B,C,D）= m（1,3,4,5,10,11,12,13,14,15）的和。（威盛）24、please show the CMOS in verter schmatic,layout and its cross sect io

8、n with P-well process.Plot its tran sfer curve （Vout-Vi n） And also explain the operati on regi on of PMOS and NMOS for each segme nt of the tran sfer curve?（威盛筆試題 circuit design-beijing-03.11.09）25、To design a CMOS invertor with balance rise and fall time,please define the rati on of cha nnel width

9、 of PMOS and NMOS and explai n?26、 為什么一個(gè)標(biāo)準(zhǔn)的倒相器中P管的寬長比要比 N管的寬長比大？（仕蘭微電子）27、 用mos管搭出一個(gè)二輸入與非門。（揚(yáng)智電子筆試）28、please draw the tran sistor level schematic of a cmos 2 in put AND gate andexpla in which in put has faster resp onse for output rising edge.（less delaytime）。（威盛筆試題 circuit design-beijing-03.11.09）2

10、9、 畫出NOT,NAND,NOR的符號，真值表，還有transistor level的電路。（Infineon筆試30、畫出 CMOS的圖，畫出tow-to-one mux gate。（威盛 VIA 2003.11.06上海筆試試題）31、 用一個(gè)二選一 mux和一個(gè)inv實(shí)現(xiàn)異或。（飛利浦大唐筆試）32、畫出Y=A*B+C的cmos電路圖。（科廣試題）33、用邏輯們和cmos電路實(shí)現(xiàn)ab+cd。（飛利浦大唐筆試）34、 畫出CMOS電路的晶體管級電路圖，實(shí)現(xiàn)Y=A*B+C（D+E）（仕蘭微電子）35、利用 4 選 1 實(shí)現(xiàn) F（x,y,z）=xz+yz。（未知）36、給一個(gè)表達(dá)式f=xxx

11、x+xxxx+xxxxx+xxxx用最少數(shù)量的與非門實(shí)現(xiàn)（實(shí)際上就是化簡）。37、 給出一個(gè)簡單的由多個(gè)NOT,NAND,NOR組成的原理圖，根據(jù)輸入波形畫出各點(diǎn)波形。（Infineon 筆試）38、為了實(shí)現(xiàn)邏輯（A XOR B OR （C AND D,請選用以下邏輯中的一種，并說明為什么？ 1） INV 2） AND 3） OR 4） NAND5） NOR 6） XOR 答案：NAND （未知）39、 用與非門等設(shè)計(jì)全加法器。（華為）40、 給出兩個(gè)門電路讓你分析異同。（華為）41、 用簡單電路實(shí)現(xiàn)，當(dāng)A為輸入時(shí)，輸出B波形為（仕蘭微電子）42、 A,B,C,D,E進(jìn)行投票，多數(shù)服從少數(shù)，輸

12、出是 F （也就是如果 A,B,C,D,E中1的個(gè)數(shù)比0 多，那么F輸出為1,否則F為0），用與非門實(shí)現(xiàn)，輸入數(shù)目沒有限制。（未知）43、用波形表示D觸發(fā)器的功能。（揚(yáng)智電子筆試）44、 用傳輸門和倒向器搭一個(gè)邊沿觸發(fā)器。（揚(yáng)智電子筆試）45、 用邏輯們畫出 D觸發(fā)器。（威盛VIA 2003.11.06上海筆試試題）46、 畫出DFF的結(jié)構(gòu)圖，用verilog實(shí)現(xiàn)之。（威盛）47、 畫出一種CMOS的D鎖存器的電路圖和版圖。（未知）48、D觸發(fā)器和D鎖存器的區(qū)別。（新太硬件面試）49、簡述latch和filp-flop的異同。（未知）50、 LATCH和DFF的概念和區(qū)別。（未知）51、 la

13、tch與register的區(qū)別，為什么現(xiàn)在多用register.行為級描述中l(wèi)atch如何產(chǎn)生的。（南山之橋）52、 用D觸發(fā)器做個(gè)二分顰的電路又問什么是狀態(tài)圖。（華為）53、請畫出用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路？（漢王筆試）54、怎樣用D觸發(fā)器、與或非門組成二分頻電路？（東信筆試）55、 How many flip-flop circuits are needed to divide by 16?（Intel） 16 分頻？56、 用 filp-flop 和 logic-gate 設(shè)計(jì)一個(gè) 1 位加法器，輸入 carryin 和 current-stage，輸出 carryout 禾口 n

14、ext-stage.（未知）57、 用D觸發(fā)器做個(gè)4進(jìn)制的計(jì)數(shù)。（華為）58、實(shí)現(xiàn) N 位 Johnson Counter,N=5。（南山之橋）59、 用你熟悉的設(shè)計(jì)方式設(shè)計(jì)一個(gè)可預(yù)置初值的7進(jìn)制循環(huán)計(jì)數(shù)器，15進(jìn)制的呢？（仕蘭 微電子）60、 數(shù)字電路設(shè)計(jì)當(dāng)然必問 Verilog/VHDL ,如設(shè)計(jì)計(jì)數(shù)器。（未知）61、BLOCKING NONBLOCKIN（賦值的區(qū)別。（南山之橋）62、寫異步 D觸發(fā)器的verilog module。（揚(yáng)智電子筆試）module dff8（clk , reset, d, q）;in putclk;in putreset;input 7:0 d;output

15、 7:0 q;reg 7:0 q;always （posedge clk or posedge reset）if（reset）q <= 0;elseq <= d;en dmodule63、用D觸發(fā)器實(shí)現(xiàn)2倍分頻的Verilog描述？ （漢王筆試）module divide2（ clk , clk_o, reset）;in put clk , reset;output clk_o;wire in;reg out ;always （ posedge clk or posedge reset）if （ reset）out <= 0;elseout <= in;assign i

16、n = out; assign clk_o = out;endmodule64、可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來越重要，請問：a） 你所知道的可編程邏輯器件有哪些？b）試用VHDL或VERILOG ABLE描述8位D觸發(fā)器邏輯。（漢王筆試）PAL，PLD，CPLD， FPGA。inputinputmodule dff8（clk , reset, d, q）;clk; reset;input d; output q;reg q;always (posedge clk or posedge reset) if(reset)q <= 0;elseq <= d;endmodule 65、

17、 請用HDL描述四位的全加法器、5分頻電路。（仕蘭微電子）66、 用VERILOG或VHDL寫一段代碼，實(shí)現(xiàn)10進(jìn)制計(jì)數(shù)器。（未知）67、 用VERILOG或VHDL寫一段代碼，實(shí)現(xiàn)消除一個(gè)glitch。（未知）68、 一個(gè)狀態(tài)機(jī)的題目用verilog 實(shí)現(xiàn)（不過這個(gè)狀態(tài)機(jī)畫的實(shí)在比較差，很容易誤解 的）。（威盛 VIA 2003.11.06 上海筆試試題）69、 描述一個(gè)交通信號燈的設(shè)計(jì)。（仕蘭微電子）70、畫狀態(tài)機(jī)，接受 1， 2， 5分錢的賣報(bào)機(jī)，每份報(bào)紙 5分錢。（揚(yáng)智電子筆試）71 、設(shè)計(jì)一個(gè)自動(dòng)售貨機(jī)系統(tǒng)，賣 soda 水的，只能投進(jìn)三種硬幣，要正確的找回錢 數(shù)。（ 1 ）畫出 f

18、sm （有限狀態(tài)機(jī)） ；（ 2）用 verilog 編程，語法要符合 fpga 設(shè)計(jì)的要求。（未知）72、 設(shè)計(jì)一個(gè)自動(dòng)飲料售賣機(jī)，飲料10分錢，硬幣有 5分和 10分兩種，并考慮找零： （1） 畫出 fsm （有限狀態(tài)機(jī)） ；（2）用 verilog 編程，語法要符合 fpga 設(shè)計(jì)的要求；（ 3）設(shè)計(jì) 工程中可使用的工具及設(shè)計(jì)大致過程。 （未知）73、畫出可以檢測 10010 串的狀態(tài)圖 ,并 verilog 實(shí)現(xiàn)之。（威盛）74、用FSM實(shí)現(xiàn)101101的序列檢測模塊。（南山之橋）a為輸入端，b為輸出端，如果 a連續(xù)輸入為1101則b輸出為1,否則為0。例如 a： 00011001101

19、10100100110b： 0000000000100100000000請畫出 state machine ;請用 RTL描述其 state machine。（未知）75、用 verilog/vddl 檢測 stream 中的特定字符串（分狀態(tài)用狀態(tài)機(jī)寫） 。（飛利浦大唐筆試）76、用 verilog/vhdl 寫一個(gè) fifo 控制器 （包括空,滿,半滿信號 ）。（飛利浦大唐筆試）77、 現(xiàn)有一用戶需要一種集成電路產(chǎn)品，要求該產(chǎn)品能夠?qū)崿F(xiàn)如下功能：y=lnx，其中，x 為 4 位二進(jìn)制整數(shù)輸入信號。 y 為二進(jìn)制小數(shù)輸出,要求保留兩位小數(shù)。電源電壓為 35v 假設(shè)公司接到該項(xiàng)目后，交由你來負(fù)責(zé)該產(chǎn)品的設(shè)計(jì)，試討論該產(chǎn)品的設(shè)計(jì)全程。 （仕蘭微 電子）78、sram， falsh memory ，及 dram 的區(qū)別？（新太硬件面試）79、給出單管 DRAM的原理圖（西電版數(shù)字電子技術(shù)基礎(chǔ)作