實(shí)驗(yàn)一存儲器實(shí)驗(yàn)

1、實(shí)驗(yàn)一 存儲器實(shí)驗(yàn)1FPGA中 LPM_RO定M 制與讀出實(shí)驗(yàn) 一實(shí)驗(yàn)?zāi)康?、掌握 FPGA中 lpm_ROM的設(shè)置，作為只讀存儲器 ROM的工作特性和配置方法。2、用文本編輯器編輯 mif 文件配置 ROM，學(xué)習(xí)將程序代碼以 mif 格式文件加載于 lpm_ROM中；3、在初始化存儲器編輯窗口編輯mif 文件配置 ROM；4、驗(yàn)證 FPGA中 mega_lpm_ROM的功能。二實(shí)驗(yàn)原理ALTERA的 FPGA中有許多可調(diào)用的 LPM (Library Parameterized Modules)參數(shù)化的模塊庫， 可構(gòu)成如 lpm_rom、lpm_ram_io 、lpm_fifo 、lpm_r

2、am_dq 的存儲器結(jié)構(gòu)。 CPU 中的重要部件，如 RAM、 ROM可直接調(diào)用他們構(gòu)成，因此在FPGA中利用嵌入式陣列塊EAB可以構(gòu)成各種結(jié)構(gòu)的存儲器， lpm_ROM是其中的一種。 lpm_ROM有 5 組信號：地址 信號 address 、數(shù)據(jù)信號 q 、時(shí)鐘信號 inclock 、outclock 、允許信號 memenable， 其參數(shù)都是可以設(shè)定的。由于 ROM是只讀存儲器，所以它的數(shù)據(jù)口是單向的輸出端口， ROM中的數(shù)據(jù)是在對 FPGA現(xiàn)場配置時(shí)，通過配置文件一起寫入存儲單元的。圖3-1-1中的 lpm_ROM有 3 組信號： inclk 輸入時(shí)鐘脈沖； q23.0 lpm_RO

3、M的 24 位數(shù) 據(jù)輸出端； a5.0 lpm_ROM的 6 位讀出地址。實(shí)驗(yàn)中主要應(yīng)掌握以下三方面的內(nèi)容： lpm_ROM 的參數(shù)設(shè)置； lpm_ROM 中數(shù)據(jù)的寫入，即 LPM_FILE初始化文件的編寫； lpm_ROM的實(shí)際應(yīng)用，在 GW48_CP實(shí)+ 驗(yàn)臺上的調(diào)試方法。三實(shí)驗(yàn)步驟( 1)用圖形編輯， 進(jìn)入 mega_lpm 元件庫，調(diào)用 lpm_rom 元件，設(shè)置地址總線寬度 address 和數(shù)據(jù)總線寬度 q ，分別為 6 位和 24 位,并添加輸入輸出引腳，如圖 3-1-1 設(shè)置 和連接。2）設(shè)置圖 3-1-1 為工程。3）在設(shè)置 lpm_rom 數(shù)據(jù)參數(shù)選擇項(xiàng) lpm_file

4、的對應(yīng)窗口中（圖 3-1-2 ），用鍵盤輸入 lpm_ROM配置文件的路徑（） ，然后設(shè)置在系統(tǒng) ROM/RAM讀寫允許，以便能對 FPGA 中的 ROM在系統(tǒng)讀寫。（4） 用初始化存儲器編輯窗口編輯 lpm_ROM配置文件 （文件名 .mif ）。這里預(yù)先給出后面 將要用到的微程序文件： 。中的數(shù)據(jù)是微指令碼（圖 3-1-3 ）。5）全程編譯。6）下載 SOF文件至 FPGA，改變 lpm_ROM的地址 a5.0 ，外加讀脈沖，通過實(shí)驗(yàn)臺上 的數(shù)碼管比較讀出的數(shù)據(jù)是否與初始化數(shù)據(jù)中的數(shù)據(jù) ） 一致。注：下載 sof 示例文件至實(shí)驗(yàn)臺上的 FPGA，選擇實(shí)驗(yàn)電路模式仍為， 24 位數(shù)據(jù)輸出由數(shù)

5、碼8 至數(shù)碼 3 顯示， 6 位地址由鍵 2、鍵 1 輸入，鍵 1 負(fù)責(zé)低 4 位，地址鎖存時(shí)鐘 CLK 由 鍵 8 控制，每一次上升沿，將地址鎖入，數(shù)碼管 8/7/6/5/4/3 將顯示 ROM中輸出的數(shù)據(jù)。發(fā)光管 8至 1顯示輸入的 6 位地址值。圖 3-1-1 lpm_ROM 的結(jié)構(gòu)圖圖 3-1-2 設(shè)置在系統(tǒng) ROM/RAM讀寫允許圖 3-1-3 中的數(shù)據(jù)7) 打開 QuartusII 的在系統(tǒng)存儲模塊讀寫工具， 了解 FPGA中 ROM中的數(shù)據(jù)， 并對其進(jìn)行在系統(tǒng)寫操作(圖 3-1-4 )。圖 3-1-4 在系統(tǒng)存儲模塊讀寫四實(shí)驗(yàn)要求(1) 實(shí)驗(yàn)前認(rèn)真復(fù)習(xí)LPM-ROM存儲器部分的有

6、關(guān)內(nèi)容。(2) 記錄實(shí)驗(yàn)數(shù)據(jù)，寫出實(shí)驗(yàn)報(bào)告，給出仿真波形圖。（3） 通過本實(shí)驗(yàn)，對 FPGA中 EAB構(gòu)成的 LPM-ROM存儲器有何認(rèn)識，有什么收獲五思考題（1）如何在圖形編輯窗口中設(shè)計(jì)LPM-ROM存儲器怎樣設(shè)計(jì)地址寬度和數(shù)據(jù)線的寬度怎樣導(dǎo)入 LPM-ROM的設(shè)計(jì)參數(shù)文件和存儲 LPM-ROM的設(shè)計(jì)參數(shù)文件（ 2）怎樣對 LPM-ROM的設(shè)計(jì)參數(shù)文件進(jìn)行軟件仿真測試（ 3）怎樣在 GW48實(shí)驗(yàn)臺上對 LPM-ROM進(jìn)行測試（ 4）學(xué)習(xí) LPM-ROM用 VHDL語言的文本設(shè)計(jì)方法（頂層文件用VHDL表達(dá)）。（ 5）了解 LPM-ROM存儲器占用 FPGA中 EAB資源的情況。2FPGA中

7、LPM_RAM讀寫實(shí)驗(yàn)一實(shí)驗(yàn)?zāi)康?、了解 FPGA中 RAMlpm_ram_dq的功能，2、掌握 lpm_ram_dq 的參數(shù)設(shè)置和使用方法，3、掌握 lpm_ram_dq 作為隨機(jī)存儲器 RAM的工作特性和讀寫方法。二實(shí)驗(yàn)原理在 FPGA中利用嵌入式陣列塊 EAB 可以構(gòu)成存儲器， lpm_ram_dq 的結(jié)構(gòu)如圖 3-2-1 。數(shù)據(jù)從 ram_dp0 的左邊 D7.0 輸入，從右邊 Q7.0 輸出， R/W為讀 / 寫控制信號 端。數(shù)據(jù)的寫入：當(dāng)輸入數(shù)據(jù)和地址準(zhǔn)備好以后， 在 inclock 是地址鎖存時(shí)鐘，當(dāng)信號 上升沿到來時(shí)，地址被鎖存，數(shù)據(jù)寫入存儲單元。數(shù)據(jù)的讀出：從 A7.0 輸入

8、存儲單元地址，在 CLK信號上升沿到來時(shí)，該單元數(shù)據(jù)從 Q7.0 輸出。R/W讀 / 寫控制端，低電平時(shí)進(jìn)行讀操作，高電平時(shí)進(jìn)行寫操作；CLK讀 / 寫時(shí)鐘脈沖；DATA7.0 RAM_dq0的 8 位數(shù)據(jù)輸入端；A7.0 RAM的讀出和寫入地址；Q7.0 RAM_dq0的 8 位數(shù)據(jù)輸出端。三實(shí)驗(yàn)步驟（ 1）按圖 3-2-1 輸入電路圖。并進(jìn)行編譯、引腳鎖定、FPGA配置。（2）通過鍵 1、鍵 2輸入 RAM的8位數(shù)據(jù)（選擇實(shí)驗(yàn)電路模式 1），鍵 3、鍵 4輸入存儲 器的 8位地址。鍵8控制讀/寫允許，低電平時(shí)讀允許，高電平時(shí)寫允許； 鍵7（CLK0） 產(chǎn)生讀 / 寫時(shí)鐘脈沖，即生成寫地址鎖

9、存脈沖，對 lpm_ram_dq 進(jìn)行寫 / 讀操作。（ 3）注意， lpm_ram_dq 也能加入初始化文件（這里是 , 是后面將要用到的模型 CPU執(zhí) 行微程序文件） ，注意此文件加入的路徑表達(dá)和文件表達(dá)（ 3-2-2 ）： ./ , （后綴 mif 要小寫），同時(shí)選擇在系統(tǒng)讀寫 RAM功能， RAM的 ID 名取為： ram1。注：驗(yàn)證程序文件在 DEMO5_lpm_ram目錄，工程名是，下載至實(shí)驗(yàn)臺上的FPGA，選擇實(shí)驗(yàn)電路模式為， 按以上方式首先進(jìn)行驗(yàn)證實(shí)驗(yàn)。 首先控制讀出初始化數(shù)據(jù)， 與載入的 初始化文件中的數(shù)據(jù)進(jìn)行比較， 然后控制寫入一些數(shù)據(jù)， 再讀出比較。 使用在系統(tǒng)讀 寫 R

10、AM的工具對其中的數(shù)據(jù)進(jìn)行讀寫操作（圖3-2-3 ），設(shè)置成連續(xù)讀模式，將在系統(tǒng)讀寫工具窗口的數(shù)據(jù)與實(shí)驗(yàn)箱上數(shù)碼管上顯示的數(shù)據(jù)對照起來看。四實(shí)驗(yàn)要求（1） 實(shí)驗(yàn)前認(rèn)真復(fù)習(xí)存儲器部分的有關(guān)內(nèi)容；（2） 寫出實(shí)驗(yàn)報(bào)告五思考題（ 1）如何在圖形編輯窗口中設(shè)計(jì) lpm_ram_dq 存儲器怎樣設(shè)定地址寬度和數(shù)據(jù)線的寬度設(shè) 計(jì)一數(shù)據(jù)寬度為 6，地址線寬度為 7 的 RAM，仿真檢驗(yàn)其功能，并在 FPGA上進(jìn)行硬 件測試。（ 2）如何建立 lpm_ram_dq 的數(shù)據(jù)初始化，如何導(dǎo)入和存儲lpm_ram_dq 參數(shù)文件生成一個(gè) mif 文件，并導(dǎo)入以上的 RAM中。（ 3）怎樣對 lpm_ram_dq 設(shè)

11、計(jì)參數(shù)文件進(jìn)行軟件仿真測試（ 4）使用 VHDL文件作為頂層文件，學(xué)習(xí) lpm_ram_dq 的 VHDL語言的文本設(shè)計(jì)方法。（ 5）了解 lpm_ram_dq 存儲器占用 FPGA中 EAB 資源的情況。（ 6）使用系統(tǒng)讀寫 RAM的工具對其中的數(shù)據(jù)進(jìn)行讀寫操作。7） lpm_ram_dq 存儲器在 CPU中有何作用圖 3-2-2 lpm_ram_dq 加入初始化文件和選擇在系統(tǒng)讀寫 RAM功能圖 3-2-1 lpm_ram_dp 實(shí)驗(yàn)電路圖3 FIFO 定制與讀 / 寫實(shí)驗(yàn) 一實(shí)驗(yàn)?zāi)康?. 掌握 FPGA中先進(jìn)先出存儲器 lpm_fifo 的功能，工作特性和讀寫方法。2. 了解 FPGA中

12、 lpm_fifo 的功能，掌握 lpm_fifo 的參數(shù)設(shè)置和使用方法。3. 掌握 lpm_fifo 作為先進(jìn)先出存儲器 FIFO 的工作特性和讀寫方法。二實(shí)驗(yàn)原理FIFO(First In First Out )是一種存儲電路，用來存儲、緩沖在兩個(gè)異步時(shí)鐘之間的數(shù)據(jù) 傳輸。使用異步 FIFO 可以在兩個(gè)不同時(shí)鐘系統(tǒng)之間快速而方便地實(shí)時(shí)傳輸數(shù)據(jù)。在網(wǎng)絡(luò)接口、 圖像處理、 CPU設(shè)計(jì)等方面， FIFO 具有廣泛的應(yīng)用。 在 FPGA中利用嵌入式陣列塊 EAB可以構(gòu)成存儲器， lpm_fifo 的結(jié)構(gòu)如圖 3-3-1 所示。WR 寫控制端，高電平時(shí)進(jìn)行寫操作；RD 讀控制端，高電平時(shí)進(jìn)行讀操作；

13、CLK 讀/ 寫時(shí)鐘脈沖；CLR FIFO 中數(shù)據(jù)異步清零信號；D7.0 lpm_fifo 的 8 位數(shù)據(jù)輸入端；Q7.0 lpm_fifo 的 8 位數(shù)據(jù)輸出端 ;U7.0 表示 lpm_fifo 已經(jīng)使用的地址空間圖 3-3-1 lpm_fifo 的實(shí)驗(yàn)結(jié)構(gòu)圖圖 3-3-2 lpm_fifo 的仿真波形圖三實(shí)驗(yàn)步驟1編輯輸入 lpm_fifo 實(shí)驗(yàn)電路（雙擊原理圖 3-3-1 的 FIFO 元件，可進(jìn)入該元件的 編輯窗）。2將編譯通過的文件下載到 GW-48實(shí)驗(yàn)臺，實(shí)驗(yàn)臺選擇工作模式；3通過實(shí)驗(yàn)臺上的鍵 1、鍵 2輸入數(shù)據(jù)，鍵 3控制讀 /寫允許 WR（高電平寫有效，低 電平讀有效， ）、

14、鍵 7 控制數(shù)據(jù)清 0（高電平清 0 有效）、鍵 8 輸入 CLK信號，數(shù)碼 管 4/3 顯示已占用地址，數(shù)碼管 2/1 顯示 FIFO 輸出的數(shù)據(jù)：4將數(shù)據(jù)寫入 LPM-FIFO：鍵 3置高電平（寫允許） ；鍵 7清 0一次；鍵 1、鍵 2 每輸 入一個(gè)新數(shù)據(jù)（數(shù)據(jù)顯示于發(fā)光管D8-D1），鍵 8 就給出一個(gè)脈沖（按鍵 0-1-0 ），將數(shù)據(jù)壓入 FIFO 中；5 將數(shù)據(jù)讀出 LPM-FIFO：鍵 3 置低電平（讀允許） ；隨著鍵 8 給出脈沖，觀察數(shù)碼管 2/1 顯示的 FIFO 中輸出的數(shù)據(jù)，與剛才寫入的數(shù)據(jù)進(jìn)行比較，同時(shí)注意數(shù)碼 4/3 顯示的地址數(shù)變化的順序。注：驗(yàn)證程序文件工程名是

15、，下載至實(shí)驗(yàn)臺上的FPGA，選擇實(shí)驗(yàn)電路模式為，按以上方式首先進(jìn)行驗(yàn)證實(shí)驗(yàn)。四實(shí)驗(yàn)要求1實(shí)驗(yàn)前認(rèn)真復(fù)習(xí) LPM-FIFO 存儲器部分的有關(guān)內(nèi)容。2完成 FIFO 設(shè)計(jì)和驗(yàn)證，給出仿真波形圖，增加“空” 、“未滿”、“滿”的標(biāo)志信號， 寫出實(shí)驗(yàn)報(bào)告。五思考題1通過本實(shí)驗(yàn)，對 FPGA中 EAB構(gòu)成的 LPM-FIFO存儲器有何認(rèn)識，有什么收獲2如何了解 lpm_fifo 存儲器占用 FPGA中 EAB資源的情況3lpm_fifo 存儲器在 CPU設(shè)計(jì)中有何作用當(dāng) lpm_fifo “空”、“未滿”、“滿”時(shí)，full 、 empty 和 usedw7.0d 的輸出信號如何變化4怎樣通過波形仿真了

16、解 LPM-FIFO 存儲器的功能5如何設(shè)置 LPM-FIFO 存儲器各項(xiàng)參數(shù)4 FPGA與外部 16 位 RAM接口實(shí)驗(yàn)一實(shí)驗(yàn)?zāi)康?掌握 FPGA與外部 RAM的硬件接口技術(shù)。2通過 FPGA控制，向外部 RAM寫入數(shù)據(jù)。3通過 FPGA控制，從外部 RAM讀出數(shù)據(jù)，并且用數(shù)碼管顯示讀出的數(shù)據(jù)。二實(shí)驗(yàn)原理用 FPGA與外部 RAM接口，實(shí)現(xiàn)對外部 RAM的讀寫控制。 FPGA需要產(chǎn)生地址信號和 讀寫控制信號，并且需要采用具有雙向 I/O 功能的電路結(jié)構(gòu)，實(shí)現(xiàn)對 SRAM數(shù) 據(jù)端口輸 入/ 輸出操作。接口電路主要由可增減地址計(jì)數(shù)器LPM_COUNTE、R三態(tài)總線控制器LPM_BUSTR、I 讀

17、寫控制電路組成。實(shí)驗(yàn)電路結(jié)構(gòu)如圖3-4-1 所示，圖 3-4-1 FPGA 與外部 16 位數(shù)據(jù)， 18 位地址線寬 SRAM接口電路結(jié)構(gòu)三16位 SRAM讀寫邏輯設(shè)計(jì)如果要設(shè)計(jì) 16位數(shù)據(jù)總線的 CPU，又要用到大容量的 RAM，就必須外接具有 16 位數(shù)據(jù)口的 RAM。在實(shí)驗(yàn)板上與 FPGA相接有 2片 256K字節(jié)/每片的 16位 RAM： IDT71V416，電路連接如圖 3-4-2 所示，F(xiàn)PGA讀寫控制電路原理圖如圖 3-4-1 所示。 實(shí)驗(yàn)驗(yàn)證步驟如下 （對其中 1片 RAM讀寫）：1、驗(yàn)證程序，下載至實(shí)驗(yàn)臺上的 FPGA，選擇實(shí)驗(yàn)電路模式為；用一接插線將適配板上方的 P196針

18、與實(shí)驗(yàn)板主系統(tǒng)上的鍵 9的插針相接，鍵 9作為地址計(jì)數(shù)器清 0控制端。2、利用鍵 4、鍵 3、鍵 2、鍵 1 輸入數(shù)據(jù)，放在 RAM數(shù)據(jù)口，如 ABCDH（顯示于數(shù)碼管 4/3/2/1 ）；3、按動(dòng)鍵 9，對地址信號發(fā)生計(jì)數(shù)器清0，鍵 7 置 1（寫 RAM允許，高電平為讀 RAM寫允許）；4、寫 RAM。用鍵 4/3/2/1 每更新一次 16位輸入數(shù)據(jù)，就按動(dòng) 1次鍵 8（0 1 0）, 即 使地址值自動(dòng)加 1（地址值顯示于發(fā)光管 D8 D1，左為高位，了解圖 3-4-1 的地址 計(jì)數(shù)器功能） 。5、讀出已被寫入的數(shù)據(jù)。按動(dòng)鍵 9，對地址信號發(fā)生計(jì)數(shù)器清 0，鍵 7 置 0（讀 RAM允 許），之后連續(xù)按鍵 8，遞增地址值（地址值顯示于發(fā)光管D8 D1），將能依次順序（顯示于數(shù)碼 8/7/6/5 上）讀出外部 16 位 RAM中已寫入的數(shù)據(jù)， 與輸入數(shù)據(jù)進(jìn)行比 較。圖 3-4-2 16 位 SRAM和