eda課程設(shè)計數(shù)字秒表40有擴展

1、I / 34Xxxxxxxx 大 學(xué)課 程 設(shè) 計 2013 年 7 月 12 日課 程 硬件課程設(shè)計 題 目 電子秒表設(shè)計 院 系 計算機與信息技術(shù)學(xué)院 專業(yè)班級 計算機科學(xué)與技術(shù) 11-1 班學(xué)生姓名 學(xué)生學(xué)號 指導(dǎo)教師 東北石油大學(xué)課程設(shè)計任務(wù)書課程 硬件課程設(shè)計題目 電子秒表設(shè)計 專業(yè) 姓名 學(xué)號 主要內(nèi)容、基本要求等一、主要內(nèi)容：利用 KX_DN 教學(xué)實驗箱、微機和 Quartus軟件系統(tǒng)，使用 VHDL 語言輸入方法設(shè)計數(shù)字秒表。它主要由顯示譯碼器、分頻器、十進制計數(shù)器、報警器和計數(shù)器組成。秒共有 6 個輸出顯示，分別為百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有 6 個計

2、數(shù)器與之相對應(yīng)，6 個計數(shù)器的輸出全都為 BCD碼輸出，這樣便于同顯示譯碼器的連接。要求可以利用層次設(shè)計方法和 VHDL 語言，完成硬件設(shè)計設(shè)計和仿真。最后在 KX_DN 教學(xué)實驗箱中實現(xiàn)。二、基本要求：1.四個 10 進制計數(shù)器：用來分別對百分之一秒、十分之一秒、秒和分進行計數(shù)；2.兩個 6 進制計數(shù)器：用來分別對十秒和十分進行計數(shù)；3.顯示譯碼器：完成對顯示的控制；4. 能任意啟動和歸零。三、擴展要求1.隨意停止及啟動2.可以多次記錄數(shù)據(jù)并且可以讀出各次對數(shù)據(jù)按照規(guī)范寫出論文，要求字數(shù)在 4000 字以上，并進行答辯。論文內(nèi)容包括概述（學(xué)習(xí)、調(diào)研、分析、設(shè)計的內(nèi)容摘要）、EDA 技術(shù)的現(xiàn)狀

3、和發(fā)展趨勢、對 KX_DN 教學(xué)實驗箱和 Quartus軟件的掌握程度、數(shù)字鐘的設(shè)計過程（包括原理圖或程序設(shè)計、編譯、仿真分析、硬件測試的全過程），論文中含有原理圖、程序、仿真波形圖及其分析報告。完成期限 第 1920 周 指導(dǎo)教師 專業(yè)負責(zé)人 2013 年 6 月 25 日摘 要EDA 技術(shù)是在電子 CAD 技術(shù)基礎(chǔ)上發(fā)展起來的計算機軟件系統(tǒng)，是指以計算機為工作平臺，融合了應(yīng)用電子技術(shù)、計算機技術(shù)、信息處理及智能化技術(shù)的最新成果，進行電子產(chǎn)品的自動設(shè)計。 本文通過硬件語言 VHDL 的描述，完成可以記錄兩次的秒表的設(shè)計和實現(xiàn)，先設(shè)計秒表的各個底層模塊，運用底層各個模塊產(chǎn)生的進位將各個模塊連接

4、起來實現(xiàn)一個普通秒表。然后再將兩個普通秒表用選擇電路連接在一起，完成可以記錄兩次的秒表。本次設(shè)計的目的就是在掌握 EDA 初步使用的基礎(chǔ)上，運用VHDL 語言對數(shù)字秒表進行設(shè)計，將理論和實踐相結(jié)合，提高與計算機硬件有關(guān)設(shè)計能力，提高分析、解決計算機技術(shù)實際問題的能力。通過課程設(shè)計深入理解計算機結(jié)構(gòu)與控制實現(xiàn)的技術(shù)，達到課程設(shè)計的目標(biāo)。關(guān)鍵詞：電子秒表；電子設(shè)計自動化；硬件描述語言；Quartus目 錄第 1 章 概 述.11.1 EDA 的概念.11.2 硬件描述語言VHDL.41.3 Quartus II 概述.6第 2 章 實驗原理.8第 3 章 電子秒表設(shè)計.93.1 分頻電路設(shè)計.93

5、.2 10 位計數(shù)器設(shè)計.103.3 6 位計數(shù)器設(shè)計.113.4 電子秒表設(shè)計.133.5 擴展功能.153.6 電子秒表下載實現(xiàn).18結(jié) 論.20參考文獻.21第 1 章 概 述1.1 EDA 的概念EDA 技術(shù)是在 20 世紀 60 年代中期從計算機輔助設(shè)計（CAD） 、計算機輔助制造（CAM） 、計算機輔助測試（CAT）和計算機輔助工程（CAE）的概念發(fā)展而來的。EDA 是電子設(shè)計自動化(Electronic Design Automation)的縮寫。EDA 技術(shù)就是以計算機為工具，設(shè)計者在 EDA 軟件平臺上，用硬件描述語言 HDL 完成設(shè)計文件，然后由計算機自動地完成邏輯編譯、化

6、簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。EDA 技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計的效率和可操作性，減輕了設(shè)計者的勞動強度。 EDA 是電子技術(shù)設(shè)計自動化，也就是能夠幫助人們設(shè)計電子電路或系統(tǒng)的軟件工具。該工具可以在電子產(chǎn)品的各個設(shè)計階段發(fā)揮作用，使設(shè)計更復(fù)雜的電路和系統(tǒng)成為可能。在原理圖設(shè)計階段，可以使用 EDA 中的仿真工具論證設(shè)計的正確性；在芯片設(shè)計階段，可以使用 EDA 中的芯片設(shè)計工具設(shè)計制作芯片的版圖；在電路板設(shè)計階段，可以使用 EDA 中電路板設(shè)計工具設(shè)計多層電路板。特別是支持硬件描述語言的 EDA 工具的出現(xiàn)，使復(fù)雜數(shù)字系

7、統(tǒng)設(shè)計自動化成為可能，只要用硬件描述語言將數(shù)字系統(tǒng)的行為描述正確，就可以進行該數(shù)字系統(tǒng)的芯片設(shè)計與制造。21 世紀將是 EDA 技術(shù)的高速發(fā)展期，EDA 技術(shù)將是對 21 世紀產(chǎn)生重大影響的十大技術(shù)之一。 利用 EDA 工具，電子設(shè)計師可以從概念、算法、協(xié)議等開始設(shè)計電子系統(tǒng)，大量工作可以通過計算機完成，并可以將電子產(chǎn)品從電路設(shè)計、性能分析到設(shè)計出 IC 版圖或 PCB 版圖的整個過程的計算機上自動處理完成。硬件描述語言 : 硬件描述語言(HDL)是一種用于進行電子系統(tǒng)硬件設(shè)計的計算機高級語言，它采用軟件的設(shè)計方法來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式。 常用硬件描述語言有 HDL、Ve

8、rilog 和 VHDL 語言。1.1.1 EDA 技術(shù)及應(yīng)用現(xiàn)在對 EDA 的概念或范疇用得很寬。包括在機械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個領(lǐng)域，都有 EDA 的應(yīng)用。目前EDA 技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。例如在飛機制造過程中，從設(shè)計、性能測試及特性分析直到飛行模擬，都可能涉及到EDA 技術(shù)。在教學(xué)方面：幾乎所有理工科的高校都開設(shè)了 EDA 課程。主要是讓學(xué)生了解 EDA 的基本原理和基本概念、硬件描述系統(tǒng)邏輯的方法、使用 EDA 工具進行電子電路課程的模擬仿真實驗并在作畢業(yè)設(shè)計時從事簡單電子系統(tǒng)的設(shè)計，為今后工作打下基礎(chǔ)。在科研方面：主要

9、利用電路仿真工具進行電路設(shè)計與仿真；利用虛擬儀器進行產(chǎn)品調(diào)試；將 FPGA 器件的開發(fā)應(yīng)用到儀器設(shè)備中。在產(chǎn)品設(shè)計與制造方面：從高性能的微處理器、數(shù)字信號處理器一直到彩電、音響和電子玩具電路等，EDA 技術(shù)不單是應(yīng)用于前期的計算機模擬仿真、產(chǎn)品調(diào)試，而且也在后期的制作、電子設(shè)備的研制與生產(chǎn)、電路板的焊接、器件的制作過程等有重要作用。 1.1.2 EDA 技術(shù)發(fā)展趨勢過去的幾年里，可編程器件市場的增長主要來自大容量的可編程邏輯器件 CPLD 和 FPGA，其未來的發(fā)展趨勢如下：（1）向高密度、高速度、寬頻帶方向發(fā)展設(shè)計方法和設(shè)計效率的飛躍，帶來了器件的巨大需求，這種需求又促使器件生產(chǎn)工藝的不斷進

10、步，而每次工藝的改進，可編程邏輯器件的規(guī)模都將有很大擴展。（2）向在系統(tǒng)可編程方向發(fā)展采用在系統(tǒng)可編程技術(shù)，可以像對待軟件那樣通過編程來配置系統(tǒng)內(nèi)硬件的功能，從而在電子系統(tǒng)中引入“軟硬件”的全新概念。它不僅使電子系統(tǒng)的設(shè)計和產(chǎn)品性能的改進和擴充變得十分簡便，還使新一代電子系統(tǒng)具有極強的靈活性和適應(yīng)性，為許多復(fù)雜信號的處理和信息加工的實現(xiàn)提供了新的思路和方法。（3）向可預(yù)測延時方向發(fā)展為了適應(yīng)未來復(fù)雜高速電子系統(tǒng)的要求，可編程邏輯器件的高速可預(yù)測延時是非常必要的。（4）向混合可編程技術(shù)方向發(fā)展已有多家公司開展了這方面的研究，并且推出了各自的模擬與數(shù)字混合型的可編程器件，相信在未來幾年里，模擬電路

11、及數(shù)模混合電路可編程技術(shù)將得到更大的發(fā)展。（5）向低電壓、低功耗方面發(fā)展集成技術(shù)的飛速發(fā)展，工藝水平的不斷提高，節(jié)能潮流在全世界的興起，也為半導(dǎo)體工業(yè)提出了向降低工作電壓、降低功耗的方向發(fā)展。1.1.3 開發(fā)工具的發(fā)展趨勢（1）具有混合信號處理能力由于數(shù)字電路和模擬電路的不同特性，模擬集成電路 EDA 工具的發(fā)展遠遠落后于數(shù)字電路 EDA 開發(fā)工具。（2）高效的仿真工具一方面是要建立合理的仿真算法；另一方面是要更好地解決系統(tǒng)級仿真中，系統(tǒng)模型的建模和電路級仿真中電路模型的建模技術(shù)。（3）理想的邏輯綜合、優(yōu)化工具邏輯綜合、優(yōu)化工具就是要把設(shè)計者的算法完整高效地生成電路網(wǎng)表。1.1.4 系統(tǒng)描述方

12、式的發(fā)展趨勢（1）描述方式簡便化圖形化的描述方式具有簡單直觀、容易掌握的優(yōu)點，是未來主要的發(fā)展趨勢。（2）描述方式高效化和統(tǒng)一化隨著 EDA 技術(shù)的不斷成熟，軟件和硬件的概念將日益模糊，使用單一的高級語言直接設(shè)計整個系統(tǒng)將是一個統(tǒng)一化的發(fā)展趨勢。隨著科技的進步，電子產(chǎn)品的更新日新月異，EDA 技術(shù)作為電子產(chǎn)品開發(fā)研制的源動力，已成為現(xiàn)代電子設(shè)計的核心。特別是 EDA 技術(shù)在我國尚未普及，掌握和普及這一全新的技術(shù)，將對我國電子技術(shù)的發(fā)展具有深遠的意義。 1.2 硬件描述語言VHDL1.2.1 VHDL 的簡介VHDL 語言是一種用于電路設(shè)計的高級語言。它在 80 年代的后期出現(xiàn)。最初是由美國國防

13、部開發(fā)出來供美軍用來提高設(shè)計的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計語言 。但是，由于它在一定程度上滿足了當(dāng)時的設(shè)計需求，于是他在 1987 年成為 A I/IEEE 的標(biāo)準(zhǔn)（IEEE STD 1076-1987） 。1993 年更進一步修訂，變得更加完備，成為 A I/IEEE 的 A I/IEEE STD 1076-1993 標(biāo)準(zhǔn)。目前，大多數(shù)的 CAD 廠商出品的 EDA 軟件都兼容了這種標(biāo)準(zhǔn)。自 IEEE 公布了 VHDL 的標(biāo)準(zhǔn)版本，IEEE-1076（簡稱 87 版)之后，各 EDA公司相繼推出了自己的 VHDL 設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和 VHDL接口。此后 VH

14、DL 在電子設(shè)計領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。1993 年，IEEE 對 VHDL 進行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展 VHDL 的內(nèi)容，公布了新版本的 VHDL，即 IEEE 標(biāo)準(zhǔn)的 1076-1993 版本， （簡稱 93 版） ?，F(xiàn)在，VHDL 和 Verilog 作為 IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多 EDA 公司的支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言。有專家認為，在新的世紀中，VHDL 于 Verilog語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計任務(wù)。1.2.2 VHDL 語言的特點VHDL 的程序結(jié)構(gòu)特點是將一項工程設(shè)

15、計，關(guān)于用 VHDL 和原理圖輸入進行 CPLD/FPGA 設(shè)計的粗略比較：在設(shè)計中，如果采用原理圖輸入的設(shè)計方式是比較直觀的。你要設(shè)計的是什么，你就直接從庫中調(diào)出來用就行了。這樣比較符合人們的習(xí)慣。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。這種將設(shè)計實體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計的基本點。應(yīng)用 VHDL 進行工程設(shè)計的優(yōu)點是多方面的。 （1）與其他的硬件描述語言相比，VHDL 具有更強的行為描述能力，從而決定了成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。強大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證

16、。 （2）VHDL 豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期就能查驗設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計進行仿真模擬。 （3）VHDL 語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用功能。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個代發(fā)組共同并行工作才能實現(xiàn)。 （4）對于用 VHDL 完成的一個確定的設(shè)計，可以利用 EDA 工具進行邏輯綜合和優(yōu)化，并自動的把 VHDL 描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表。 （5）VHDL 對設(shè)計的描述具有相對獨立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計實現(xiàn)的目標(biāo)器件是什么，而進行獨立的設(shè)計。1.2.3 VHDL

17、 的設(shè)計流程它主要包括以下幾個步驟：1.文本編輯：用任何文本編輯器都可以進行，也可以用專用的 HDL 編輯環(huán)境。通常VHDL 文件保存為.vhd 文件，Verilog 文件保存為.v 文件2.功能仿真：將文件調(diào)入 HDL 仿真軟件進行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對簡單的設(shè)計可以跳過這一步，只在布線完成以后，進行時序仿真）3.邏輯綜合：將源文件調(diào)入邏輯綜合軟件進行綜合，即把語言綜合成最簡的布爾表達式。邏輯綜合軟件會生成.edf 或.edif 的 EDA 工業(yè)標(biāo)準(zhǔn)文件。4.布局布線：將.edf 文件調(diào)入 PLD 廠家提供的軟件中進行布線，即把設(shè)計好的邏輯安放 CPLD/FPGA 內(nèi)

18、。5.時序仿真：需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗證電路的時序。（也叫后仿真） 通常以上過程可以都在 CPLD/FPGA 廠家提供的開發(fā)工具。1.3 Quartus II 概述Quartus II 是 Altera 公司的綜合性 PLD 開發(fā)軟件，支持原理圖、VHDL、VerilogHDL 以及 AHDL（Altera Hardware Description Language）等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整 PLD 設(shè)計流程。 Quartus II 可以在 XP、Linux 以及 Unix 上使用，除了可以使用 Tcl 腳本完

19、成設(shè)計流程外，提供了完善的用戶圖形界面設(shè)計方式。具有運行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點。 Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計的復(fù)雜性、加快了設(shè)計速度。對第三方 EDA 工具的良好支持也使用戶可以在設(shè)計流程的各個階段使用熟悉的第三方 EDA 工具。 此外，Quartus II 通過和 DSP Builder 工具與 Matlab/Simulink 相結(jié)合，可以方便地實現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級設(shè)計、嵌入式軟

20、件開發(fā)、可編程邏輯設(shè)計于一體，是一種綜合性的開發(fā)平臺。Maxplus II 作為 Altera 的上一代 PLD 設(shè)計軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。目前 Altera 已經(jīng)停止了對 Maxplus II 的更新支持，Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。Altera 在 Quartus II 中包含了許多諸如 SignalTap II、Chip Editor 和RTL Viewer 的設(shè)計輔助工具，集成了 SOPC 和 HardCopy 設(shè)計流程，并且繼承了 Maxplus II 友好的圖形界面及簡便的使用方法。Altera Quartus I

21、I 作為一種可編程邏輯的設(shè)計環(huán)境, 由于其強大的設(shè)計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計者的歡迎。1.3.1 軟件的啟動方式方法一、直接雙擊桌面上的圖標(biāo) ，可以打開 Quartus II 7.2 軟件；方法二、執(zhí)行：【開始】【程序】【Altera】【Quartus II 7.2】【Quartus II 7.2 TalkBack Install】菜單命令，可以打開軟件。啟動軟件后，若你的電腦沒有連接到 Internet 互聯(lián)網(wǎng)，會出現(xiàn)如下圖所示的提示，提示你沒有連接到 Altera 的官方網(wǎng)站，將無法獲得更新的資源。點擊確定繼續(xù)，因為這不影響軟件的正常使用。 圖 1-1 打開頁面第 2

22、章 實驗原理 根據(jù)實驗對要求本次的設(shè)計是運用 VHDL 語言在 Quartus II 7.2 TalkBack Install 環(huán)境下設(shè)計并運行一個電子秒表。該秒表可以精確到百分之一秒并且記錄對范圍是 00 分 00 秒 00 毫秒59 分 59 秒 99 毫秒。在設(shè)計的過程中需要運用分層的結(jié)構(gòu)進行，運用例化語句在頂層實體中隊各個部件進行例化，使之達到電子秒表的要求。在設(shè)計時運用 10 進制計數(shù)器和 6 進制計數(shù)器對秒表的各個位置進行計數(shù)和顯示，在百分之一秒和十分之一秒對位置各用一個帶進位對 10 進制計數(shù)器來對其計數(shù)和顯示。秒和分的位置也運用一個帶進位的 10 進制計數(shù)器對其進行計數(shù)，十秒的

23、位置著需要一個帶進位的 6 進制計數(shù)器對其進行計數(shù)，而十分的位置需要一個不帶進位對 6 進制計數(shù)器對其進行計數(shù)。將前一個位置的進位接到下一個位置的時鐘信號以完成各個位置計數(shù)情況和前面位置計數(shù)情況的鏈接。完成位置之間的鏈接在頂層實體的例化語句中完成。本系統(tǒng)設(shè)計采用自頂向下的設(shè)計方案，系統(tǒng)的整體組裝設(shè)計原理圖如圖2-1 所示，它主要由控制模塊、時基分頻模塊，計時模塊和顯示模塊四部分組成。各模塊分別完成計時過程的控制功能、計時功能與顯示功能。 數(shù)字秒表計時控制電路控制狀態(tài)機計時電路顯示電路時基分頻電路計數(shù)器六進制計數(shù)器十制計數(shù)器圖 2-1 系統(tǒng)設(shè)計原理框圖第 3 章 電子秒表設(shè)計根據(jù)實驗內(nèi)容和實驗原

24、理，寫出各個電路的 VHDL 語言，并且對各個電路進行仿真，并根據(jù)時序仿真圖觀察設(shè)計的電路是否正確。各個電路設(shè)計完成之后根據(jù)實驗內(nèi)容和實驗對擴展的要求設(shè)計出合適對頂層實體其中包括可以多次記錄的秒表需要的硬件電路的 VHDL 語言頂層實體描述。3.1 分頻電路設(shè)計將輸入的時鐘信號頻率改變?yōu)槲覀冃枰臅r鐘頻率libraby ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;entity counter is port ( clk: in std_logic ; 輸入的時鐘信號 5MHz co: buffer std

25、_logic); 輸出的時鐘信號 100Hzend counter; architecture bhv of counter is beginprocess(clk)variable coutinterger:=0;begin if clkevent and clk=1 thencout:=cout+1;if cout=25000 then co=0; elsif cout50000 then co 0); elsif clk10event and clk10=1 then if en10=1 then if cqi 0); end if; end if; end if; if cqi=9 t

26、hen cout10=1; else cout10=0; end if; cq10 0); elsif clk6event and clk6=1 then if en6=1 then if cqi 0); end if; end if; end if; if cqi=5 then cout6=1; else cout6=0; end if; cq6clkk,co=clk1); 例化語句u2:cnt10 port map(clk10=clk1,rst10=rstt,en10=enn,cq10=sett(3downto0),cout10=clk2);u3:cnt10 port map(clk10=

27、clk2,rst10=rstt,en10=enn,cq10=sett(7downto 4),cout10=clk3);u4:cnt10portmap(clk10=clk3,rst10=rstt,en10=enn,cq10=sett(11downto 8),cout10=clk4);u5: cnt6 port map(clk6=clk4,rst6=rstt,en6=enn,cq6=sett(15 downto 12),cout6=clk5);u6:cnt10portmap(clk10=clk5,rst10=rstt,en10=enn,cq10=sett(19downto16),cout10=cl

28、k6);u7:cnt6 port map(clk6=clk6,rst6=rstt,en6=enn,cq6=sett(23 downto 20);set=sett;end architecture one; 圖 3-7 電子秒表 RTL 圖 圖 3-8 電子秒表時序仿真圖3.5 實驗擴展根據(jù)實驗的內(nèi)容可以適當(dāng)?shù)奶砑右恍┯袑嶋H作用和可行性的功能，如可以記錄并顯示多個數(shù)據(jù)。根據(jù)擴展的內(nèi)容設(shè)計相應(yīng)的電路和模塊來完成擴展的內(nèi)容。比如記錄和顯示多個數(shù)據(jù)，可以用多個秒表進行計數(shù)，在秒表電路的后面可以添加一個選擇電路，運用選擇電路選擇需要輸出的那個秒表的數(shù)值。3.5.1 選擇電路設(shè)計 根據(jù)輸入的 rea 信號

29、，在顯示器上顯示出不同秒表記錄的數(shù)值。library ieee;use ieee.std_logic_1164.all;entity choose is port ( lk: in std_logic; 控制信號 s1: in std_logic_vector(23 downto 0); 秒表一的數(shù)據(jù) s2: in std_logic_vector(23 downto 0); 秒表二的數(shù)據(jù) o : out std_logic_vector(23 downto 0); 輸出的數(shù)據(jù)end entity;architecture one of choose is begin process(lk)b

30、egin if lk=1 then o=s1; else oclk1,enn=enn1,rstt=rst1,set=a); u3: clock port map (clkk=clk1,enn=enn2,rstt=rst1,set=c); u5: choose port map (lk=rea, s1=a,s2=c,o=set1);end architecture one;圖 3-10 可多次記錄秒表 RTL 圖 圖 3-11 可多次記錄秒表時序仿真圖3.6 電子秒表下載實現(xiàn)新建一個工程，工程名為 clocks，在工程中建立多個 VHDL 文件包括 ：cnt10.vhd、cnt6.vhd、cou

31、nter.vhd、clock.vhd 和 clocks.vhd。編譯頂層文件，對編譯的結(jié)果進行仿真，引腳分配，下載到硬件中等等。1.編譯程序并且驗證 VHDL 語言是否正確無誤 ，采用功能仿真。2.建立波形圖文件，并對輸入端進行賦值 ，并運行得到如圖 3-11 的波形圖。3.進行引腳分配，如圖 3-12 所示。4.下載到實驗室的芯片（KX_DN 系列）中并運行，如圖 3-13 所示。 圖 3-12 引腳分配圖 圖 3-13 程序下載到芯片效果圖結(jié) 論通過此次課程設(shè)計，讓我對 EDA 這門技術(shù)有了更深的體會，并更好的學(xué)會了使用 Quartus軟件進行硬件設(shè)計。在編寫程序的過程中，遇到了很多問題，

32、使我發(fā)現(xiàn)自己以前學(xué)習(xí)上存在的不足。通過與同學(xué)探討和請教老師，終于把問題都解決了，并加深了對數(shù)字時鐘原理和設(shè)計思路的了解。同時我也掌握了做課程設(shè)計的一般流程，為以后的電子設(shè)計這塊積累了一定的經(jīng)驗，為以后從事相關(guān)工作有一些幫助。最終解決了問題，攥寫成報告。通過對設(shè)計對實現(xiàn)和對報告對撰寫，深深體會到了 VHDL 語言和 EDA 技術(shù)的一些技巧和設(shè)計思想，在完成設(shè)計的過程中，應(yīng)該具有很清晰地思路，才可以使電路更完美和簡便，要敢想敢做但是不應(yīng)該有投機取巧的心理。在完成每一步的時候都有意想不到的收獲也有可能導(dǎo)致錯誤，所以在設(shè)計對過程中要集中精神。在寫報告的過程中，更加凸顯了細心二字。不可自認為完美，必須按照格式要求來撰寫自己的報告，所以必須做到足夠的精確。利用 EDA 工具，電子設(shè)計師可以從概念、算法、協(xié)議等開始設(shè)計電子系統(tǒng)，大量工作可以通過計算機完成，并可以將電子產(chǎn)品從電路設(shè)計、性能分析到設(shè)計版圖的整個過程的計算機上自動處理完成