第3講工藝和器件級(jí)LP(多VDD,多閾值,門控)

1、上課上課 手機(jī) 關(guān)了嗎？講義內(nèi)容講義內(nèi)容LP需求、必要性需求、必要性便攜和電池，散熱和封裝制冷成本，器件極限和便攜和電池，散熱和封裝制冷成本，器件極限和可靠性、性能極限，環(huán)?？煽啃?、性能極限，環(huán)保功耗源功耗源電路級(jí)電路級(jí)LP技術(shù)技術(shù)工藝級(jí)工藝級(jí)LP技術(shù)技術(shù)邏輯（門）級(jí)邏輯（門）級(jí)LP技術(shù)技術(shù)RTL級(jí)級(jí)LP技術(shù)技術(shù)算法級(jí)算法級(jí)LP技術(shù)技術(shù)體系結(jié)構(gòu)級(jí)體系結(jié)構(gòu)級(jí)LP技術(shù)技術(shù)系統(tǒng)級(jí)系統(tǒng)級(jí)LP技術(shù)技術(shù)EDA技術(shù)技術(shù)動(dòng)態(tài)、泄漏、短路、靜態(tài)動(dòng)態(tài)、泄漏、短路、靜態(tài)封裝、低封裝、低VDD、多、多VDD、多、多VT邏輯風(fēng)格邏輯風(fēng)格降低降低gltich、信號(hào)同步、門控時(shí)鐘、信號(hào)同步、門控時(shí)鐘并行、流水線、預(yù)計(jì)算并行

2、、流水線、預(yù)計(jì)算減運(yùn)算，運(yùn)算替換，編碼減運(yùn)算，運(yùn)算替換，編碼LP設(shè)計(jì)方法學(xué)、設(shè)計(jì)流程、庫(kù)、設(shè)計(jì)方法學(xué)、設(shè)計(jì)流程、庫(kù)、EDA廠家廠家工具介紹工具介紹異步電路，功耗管理，動(dòng)態(tài)電源電壓調(diào)整，門控異步電路，功耗管理，動(dòng)態(tài)電源電壓調(diào)整，門控功耗度量功耗度量跳變能耗、峰值功耗、平均功耗、功耗延遲積跳變能耗、峰值功耗、平均功耗、功耗延遲積模擬實(shí)現(xiàn)還是數(shù)字實(shí)現(xiàn)？模擬實(shí)現(xiàn)還是數(shù)字實(shí)現(xiàn)？模擬模擬LP設(shè)計(jì)影響因素，數(shù)設(shè)計(jì)影響因素，數(shù)/模選擇原則模選擇原則低擺幅，電荷循環(huán)利用低擺幅，電荷循環(huán)利用上一講上一講u分析了功耗源分析了功耗源目的是有的放矢地進(jìn)行目的是有的放矢地進(jìn)行LPu四種功率源四種功率源泄漏泄漏直通直通靜態(tài)

3、靜態(tài)動(dòng)態(tài)動(dòng)態(tài)第第3 3講講 工藝和器件級(jí)的工藝和器件級(jí)的LPLP技術(shù)技術(shù)本講內(nèi)容本講內(nèi)容u工藝和器件級(jí)工藝和器件級(jí)最低層級(jí)最低層級(jí)工藝設(shè)計(jì)師的天地工藝設(shè)計(jì)師的天地IC設(shè)計(jì)師仍有作為設(shè)計(jì)師仍有作為u制造制造特征尺寸特征尺寸電源電壓電源電壓閾值電壓閾值電壓柵介質(zhì)材料柵介質(zhì)材料u封裝封裝信號(hào)從信號(hào)從die上的上的pad到到chip上的上的leg（foot）本講內(nèi)容本講內(nèi)容u降低動(dòng)態(tài)功耗降低動(dòng)態(tài)功耗 特征尺寸特征尺寸 選擇先進(jìn)工藝，以降低節(jié)點(diǎn)電容選擇先進(jìn)工藝，以降低節(jié)點(diǎn)電容 電源電壓電源電壓 降低電源電壓，以降低動(dòng)態(tài)功耗降低電源電壓，以降低動(dòng)態(tài)功耗 封裝封裝 降低壓點(diǎn)上的動(dòng)態(tài)功耗降低壓點(diǎn)上的動(dòng)態(tài)功耗u

4、降低泄漏功耗降低泄漏功耗 開發(fā)開發(fā)LP新工藝新工藝 閾值電壓閾值電壓 采用多閾值技術(shù)，在不影響電路速度的情況下降低亞閾值泄漏功耗采用多閾值技術(shù)，在不影響電路速度的情況下降低亞閾值泄漏功耗 襯底電壓控制電路的實(shí)現(xiàn)襯底電壓控制電路的實(shí)現(xiàn) 柵介質(zhì)柵介質(zhì) 采用高采用高K柵介質(zhì)，在不影響電路速度的情況下減小柵極泄漏功耗柵介質(zhì)，在不影響電路速度的情況下減小柵極泄漏功耗u工藝級(jí)工藝級(jí)LP設(shè)計(jì)實(shí)例設(shè)計(jì)實(shí)例 FFT芯片的芯片的LP實(shí)現(xiàn)實(shí)現(xiàn)降低動(dòng)態(tài)功耗降低動(dòng)態(tài)功耗特征尺寸特征尺寸u降低動(dòng)態(tài)功耗降低動(dòng)態(tài)功耗 特征尺寸特征尺寸 選擇先進(jìn)工藝，以降低節(jié)點(diǎn)電容選擇先進(jìn)工藝，以降低節(jié)點(diǎn)電容 電源電壓電源電壓 降低電源電壓，

5、以降低動(dòng)態(tài)功耗降低電源電壓，以降低動(dòng)態(tài)功耗 封裝封裝 降低壓點(diǎn)上的動(dòng)態(tài)功耗降低壓點(diǎn)上的動(dòng)態(tài)功耗u降低泄漏功耗降低泄漏功耗 開發(fā)開發(fā)LP新工藝新工藝 閾值電壓閾值電壓 采用多閾值技術(shù)，在不影響電路速度的情況下降低亞閾值泄漏功耗采用多閾值技術(shù)，在不影響電路速度的情況下降低亞閾值泄漏功耗 襯底電壓控制電路的實(shí)現(xiàn)襯底電壓控制電路的實(shí)現(xiàn) 柵介質(zhì)柵介質(zhì) 采用高采用高K柵介質(zhì)，在不影響電路速度的情況下減小柵極泄漏功耗柵介質(zhì)，在不影響電路速度的情況下減小柵極泄漏功耗u工藝級(jí)工藝級(jí)LP設(shè)計(jì)實(shí)例設(shè)計(jì)實(shí)例 FFT芯片的芯片的LP實(shí)現(xiàn)實(shí)現(xiàn)nickDDiiavgfVCP12)(特征尺寸特征尺寸u選擇先進(jìn)工藝，可降低節(jié)點(diǎn)

6、電容選擇先進(jìn)工藝，可降低節(jié)點(diǎn)電容柵電容和漏電容柵電容和漏電容PN結(jié)寄生結(jié)寄生電容電容互連線寄生互連線寄生電容電容通常互連線層數(shù)較多，有利于降低節(jié)點(diǎn)電容通常互連線層數(shù)較多，有利于降低節(jié)點(diǎn)電容uMIPS從從0.8 m工藝改為工藝改為0.64 m，工藝改變使同一，工藝改變使同一微處微處理器功耗降低理器功耗降低25先進(jìn)工藝有利于先進(jìn)工藝有利于LPLPu先進(jìn)工藝特點(diǎn)先進(jìn)工藝特點(diǎn)低節(jié)點(diǎn)電容低節(jié)點(diǎn)電容 低低K絕緣介質(zhì)、小尺寸，導(dǎo)致低節(jié)點(diǎn)電容絕緣介質(zhì)、小尺寸，導(dǎo)致低節(jié)點(diǎn)電容低電阻率的導(dǎo)電金屬層低電阻率的導(dǎo)電金屬層 由由AL互連改為互連改為Cu互連互連多層互連線，在布線階段，可考慮每個(gè)節(jié)點(diǎn)的活性，多層互連線，在

7、布線階段，可考慮每個(gè)節(jié)點(diǎn)的活性，優(yōu)化互連線，縮短活性高的節(jié)點(diǎn)的連線，降低寄生優(yōu)化互連線，縮短活性高的節(jié)點(diǎn)的連線，降低寄生電容電容C低低VDD加工成本高加工成本高u結(jié)論結(jié)論在加工成本允許范圍內(nèi)，盡可能選用先進(jìn)工藝在加工成本允許范圍內(nèi)，盡可能選用先進(jìn)工藝降低動(dòng)態(tài)功耗降低動(dòng)態(tài)功耗電源電壓電源電壓u降低動(dòng)態(tài)功耗降低動(dòng)態(tài)功耗 特征尺寸特征尺寸 選擇先進(jìn)工藝，以降低節(jié)點(diǎn)電容選擇先進(jìn)工藝，以降低節(jié)點(diǎn)電容 電源電壓電源電壓 降低電源電壓，以降低動(dòng)態(tài)功耗降低電源電壓，以降低動(dòng)態(tài)功耗 封裝封裝 降低壓點(diǎn)上的動(dòng)態(tài)功耗降低壓點(diǎn)上的動(dòng)態(tài)功耗u降低泄漏功耗降低泄漏功耗 開發(fā)開發(fā)LP新工藝新工藝 閾值電壓閾值電壓 采用多閾

8、值技術(shù)，在不影響電路速度的情況下降低亞閾值泄漏功耗采用多閾值技術(shù)，在不影響電路速度的情況下降低亞閾值泄漏功耗 襯底電壓控制電路的實(shí)現(xiàn)襯底電壓控制電路的實(shí)現(xiàn) 柵介質(zhì)柵介質(zhì) 采用高采用高K柵介質(zhì)，在不影響電路速度的情況下減小柵極泄漏功耗柵介質(zhì)，在不影響電路速度的情況下減小柵極泄漏功耗u工藝級(jí)工藝級(jí)LP設(shè)計(jì)實(shí)例設(shè)計(jì)實(shí)例 FFT芯片的芯片的LP實(shí)現(xiàn)實(shí)現(xiàn)nickDDiiavgfVCP12)(降低電源電壓降低電源電壓u工藝進(jìn)步工藝進(jìn)步電源電壓下降電源電壓下降 從從5V降到降到3.3V，功耗降低，功耗降低56 微處理器設(shè)計(jì)廠商一般都有低電壓微處理器微處理器設(shè)計(jì)廠商一般都有低電壓微處理器u降低電源電壓會(huì)帶來性

9、能下降降低電源電壓會(huì)帶來性能下降fVCPDDiiavg2)(如何既如何既LPLP又不影響電路性能？又不影響電路性能？u采用特殊電路設(shè)計(jì)技術(shù)采用特殊電路設(shè)計(jì)技術(shù) 采用的主要技術(shù)：采用的主要技術(shù)：并行技術(shù)并行技術(shù)，流水線技術(shù)流水線技術(shù)等等 代價(jià)是增大面積代價(jià)是增大面積 面積越來越便宜面積越來越便宜u采用多電源電壓技術(shù)采用多電源電壓技術(shù) 在關(guān)鍵路徑使用高電源電壓在關(guān)鍵路徑使用高電源電壓 在非關(guān)鍵路徑使用低電源電壓在非關(guān)鍵路徑使用低電源電壓u實(shí)際芯片中如何應(yīng)用多電源電壓技術(shù)？實(shí)際芯片中如何應(yīng)用多電源電壓技術(shù)？ 為了減小多電源電壓時(shí)為了減小多電源電壓時(shí)物理布線物理布線的復(fù)雜度，具有相同電源電的復(fù)雜度，具

10、有相同電源電壓的門在電路拓?fù)鋱D中以簇組織，芯片被劃分成多個(gè)不同區(qū)壓的門在電路拓?fù)鋱D中以簇組織，芯片被劃分成多個(gè)不同區(qū)域（電壓島）域（電壓島）幾種多幾種多VDDVDD技術(shù)的技術(shù)的LPLP試驗(yàn)結(jié)果試驗(yàn)結(jié)果電源電壓為電源電壓為5V和和4V時(shí)，時(shí)，功耗平均分別降了功耗平均分別降了22.97、7.17、13.34 電源電壓為電源電壓為5V和和3V時(shí)，時(shí)，功耗平均分別降了功耗平均分別降了32.28、8.99、43.18 電源電壓為電源電壓為5V、4V和和3V時(shí)，功耗平均分別降了時(shí)，功耗平均分別降了34.72、17.6、44.97幾種多幾種多VDDVDD技術(shù)的技術(shù)的LPLP試驗(yàn)結(jié)果試驗(yàn)結(jié)果當(dāng)代當(dāng)代SOCSO

11、C設(shè)計(jì)中采用的多設(shè)計(jì)中采用的多VDDVDD技術(shù)技術(shù)u靜態(tài)多電壓：靜態(tài)多電壓：Static Voltage Scaling (SVS) different blocks or subsystems are given different, fixed supply voltages.u動(dòng)態(tài)多電壓：動(dòng)態(tài)多電壓：Multi-level Voltage Scaling (MVS) a block or subsystem is switched between two or more voltage levels. Only a few, fixed, discrete levels are supp

12、orted for different operating modes.u動(dòng)態(tài)變電壓動(dòng)態(tài)變電壓/頻率：頻率：Dynamic Voltage and Frequency Scaling (DVFS) A larger number of voltage levels are dynamically switched to follow changing workloadsu自適應(yīng)變電壓：自適應(yīng)變電壓：Adaptive Voltage Scaling (AVS) an extension of DVFS where a control loop is used to adjust the volt

13、age多多VDDVDD技術(shù)的實(shí)施條件技術(shù)的實(shí)施條件u 單元庫(kù)單元庫(kù)要支持多電壓要支持多電壓u 要提供要提供電平轉(zhuǎn)換單元電平轉(zhuǎn)換單元（Level shifters）u 要提供要提供隔離單元隔離單元（Isolation Cells，clamps/fencing logic） 當(dāng)某一區(qū)域當(dāng)某一區(qū)域power down后，需要斷開該區(qū)域與外界的通信后，需要斷開該區(qū)域與外界的通信 該區(qū)域的驅(qū)動(dòng)其他活動(dòng)區(qū)域的輸出信號(hào)不能浮置，不能引入該區(qū)域的驅(qū)動(dòng)其他活動(dòng)區(qū)域的輸出信號(hào)不能浮置，不能引入附加延遲附加延遲u 要提供要提供門控電源單元門控電源單元（Power-gating Cells） 用用MTCMOS（mul

14、ti-threshold-CMOS ）或休眠）或休眠M(jìn)OS管管實(shí)現(xiàn)實(shí)現(xiàn) 用用 狀態(tài)記憶門控電源寄存器或鎖存器實(shí)現(xiàn)（狀態(tài)記憶門控電源寄存器或鎖存器實(shí)現(xiàn)（state retention power gating，SRPG）；）； SRPG保存掉電前的邏輯狀態(tài)，保存掉電前的邏輯狀態(tài)，并在該區(qū)域掉電后仍對(duì)并在該區(qū)域掉電后仍對(duì)SRPG供電供電uLevel shifters & clamps不同電壓域之間的信號(hào)傳遞：電平轉(zhuǎn)換不同電壓域之間的信號(hào)傳遞：電平轉(zhuǎn)換&信號(hào)隔離信號(hào)隔離uCharacterization and STA（static timing analysis）單元庫(kù)的特征化和整

15、個(gè)芯片的單元庫(kù)的特征化和整個(gè)芯片的STA都不再基于一個(gè)固都不再基于一個(gè)固定電源電壓進(jìn)行，更加復(fù)雜定電源電壓進(jìn)行，更加復(fù)雜uFloor planning, Power planning, Grids增大布局和電源網(wǎng)格的復(fù)雜度增大布局和電源網(wǎng)格的復(fù)雜度uBoard level issues芯片的驅(qū)動(dòng)電路板需提供多電源（芯片的驅(qū)動(dòng)電路板需提供多電源（regulators）uPower up and power down sequencing上電順序很重要，否則可能導(dǎo)致死鎖（上電順序很重要，否則可能導(dǎo)致死鎖（deadlock）多多VDDVDD技術(shù)的挑戰(zhàn)技術(shù)的挑戰(zhàn)Voltage Scaling Inte

16、rfaces Level ShiftersVoltage Scaling Interfaces Level Shiftersu信號(hào)從低電壓域到高電壓域時(shí)，為什么需要？信號(hào)從低電壓域到高電壓域時(shí)，為什么需要？0.9V信號(hào)驅(qū)動(dòng)信號(hào)驅(qū)動(dòng)1.2V門會(huì)導(dǎo)致門的門會(huì)導(dǎo)致門的 NMOS和和 PMOS支支路均導(dǎo)通，引起路均導(dǎo)通，引起直通功耗直通功耗標(biāo)準(zhǔn)單元庫(kù)是基于上升標(biāo)準(zhǔn)單元庫(kù)是基于上升/下降延遲小、滿擺幅的輸入信下降延遲小、滿擺幅的輸入信號(hào)進(jìn)行特征化的。低擺幅信號(hào)接入高電壓庫(kù)單元時(shí)，號(hào)進(jìn)行特征化的。低擺幅信號(hào)接入高電壓庫(kù)單元時(shí)，會(huì)導(dǎo)致一個(gè)域中的會(huì)導(dǎo)致一個(gè)域中的driver和另一個(gè)域中的和另一個(gè)域中的rece

17、iver的信的信號(hào)上升號(hào)上升/下降時(shí)間惡化，導(dǎo)致下降時(shí)間惡化，導(dǎo)致時(shí)序出錯(cuò)時(shí)序出錯(cuò)和過大和過大直通功耗直通功耗u最佳解決之道最佳解決之道送入各域的信號(hào)都符合該域?qū)斎胄盘?hào)的電壓擺幅、送入各域的信號(hào)都符合該域?qū)斎胄盘?hào)的電壓擺幅、上升上升/下降時(shí)間要求下降時(shí)間要求用用level shifters做做域間緩沖器域間緩沖器把時(shí)序和電壓擺幅問題在每個(gè)域的邊界處解決掉，每把時(shí)序和電壓擺幅問題在每個(gè)域的邊界處解決掉，每個(gè)域內(nèi)部時(shí)序不受外來信號(hào)特性影響，降低設(shè)計(jì)難度個(gè)域內(nèi)部時(shí)序不受外來信號(hào)特性影響，降低設(shè)計(jì)難度Unidirectional Level ShiftersUnidirectional Level

18、 Shiftersu其設(shè)計(jì)是模擬電路設(shè)計(jì)問題其設(shè)計(jì)是模擬電路設(shè)計(jì)問題u通常設(shè)計(jì)為通常設(shè)計(jì)為單向單向u應(yīng)用中的問題應(yīng)用中的問題用于用于static voltage scaling沒問題沒問題用于用于MVS、DVFS、AVS時(shí)會(huì)有麻煩時(shí)會(huì)有麻煩 設(shè)計(jì)師必須讓各電壓域之間有確切的關(guān)系，才能設(shè)計(jì)師必須讓各電壓域之間有確切的關(guān)系，才能使用這種單向使用這種單向Level Shifter “always higher”, “always lower”, “always the same.”u設(shè)計(jì)設(shè)計(jì)雙向雙向Level Shifter從系統(tǒng)角度看有好處，但還存在實(shí)際困難從系統(tǒng)角度看有好處，但還存在實(shí)際困難Le

19、vel Shifters High to Low Voltage TranslationLevel Shifters High to Low Voltage Translationu按理講：信號(hào)從高電源域出來送到低電壓域，可以按理講：信號(hào)從高電源域出來送到低電壓域，可以不用專門做不用專門做shifteru為什么還要專門做？為什么還要專門做？為了為了時(shí)序安全時(shí)序安全若直接接入，則整個(gè)庫(kù)需要重新進(jìn)行若直接接入，則整個(gè)庫(kù)需要重新進(jìn)行特征化特征化，才，才能支持精確的靜態(tài)時(shí)序分析能支持精確的靜態(tài)時(shí)序分析 即庫(kù)中每個(gè)門都必須針對(duì)任意輸入電壓擺幅進(jìn)行特征化即庫(kù)中每個(gè)門都必須針對(duì)任意輸入電壓擺幅進(jìn)行特征化若采

20、用專門做的高到低轉(zhuǎn)換庫(kù)單元若采用專門做的高到低轉(zhuǎn)換庫(kù)單元 該庫(kù)單元已針對(duì)電平轉(zhuǎn)換需要進(jìn)行了特征化該庫(kù)單元已針對(duì)電平轉(zhuǎn)換需要進(jìn)行了特征化 不需要整個(gè)庫(kù)重新特征化不需要整個(gè)庫(kù)重新特征化Level Shifters High to Low Voltage TranslationLevel Shifters High to Low Voltage Translationu工作原理工作原理兩級(jí)反相器構(gòu)成的兩級(jí)反相器構(gòu)成的buffer，會(huì)引入一定時(shí)延，但對(duì)，會(huì)引入一定時(shí)延，但對(duì)時(shí)序影響甚小時(shí)序影響甚小只用只用VDDL即可即可Level Shifters LowLevel Shifters Low to t

21、o High VoltageHigh Voltage TranslationTranslationu若低壓域信號(hào)直接接入高壓域？若低壓域信號(hào)直接接入高壓域？driver方電壓低，驅(qū)動(dòng)能力弱，接收方輸入信號(hào)上升方電壓低，驅(qū)動(dòng)能力弱，接收方輸入信號(hào)上升/下降時(shí)間長(zhǎng)，導(dǎo)致較大下降時(shí)間長(zhǎng)，導(dǎo)致較大直通功耗直通功耗Clock tree穿過不同電壓域時(shí)，域界面處穿過不同電壓域時(shí)，域界面處buffer的上的上升升/下降時(shí)間變差，會(huì)增大下降時(shí)間變差，會(huì)增大時(shí)鐘偏斜時(shí)鐘偏斜u必須設(shè)計(jì)專門的必須設(shè)計(jì)專門的level shifter提供快速的、全擺幅的信號(hào)到高電壓域提供快速的、全擺幅的信號(hào)到高電壓域設(shè)計(jì)工具可對(duì)它精

22、確建模，用于準(zhǔn)確的時(shí)序分析設(shè)計(jì)工具可對(duì)它精確建模，用于準(zhǔn)確的時(shí)序分析有多種實(shí)現(xiàn)結(jié)構(gòu)有多種實(shí)現(xiàn)結(jié)構(gòu)u一種簡(jiǎn)單結(jié)構(gòu)的一種簡(jiǎn)單結(jié)構(gòu)的Low-to-High level shifter 需需VDDL和和VDDH，共享，共享VSS 對(duì)這種庫(kù)單元在很大電壓范圍內(nèi)進(jìn)行特征化，保證靜態(tài)時(shí)序分析的正確對(duì)這種庫(kù)單元在很大電壓范圍內(nèi)進(jìn)行特征化，保證靜態(tài)時(shí)序分析的正確 與高到低與高到低shifter相比，引入的延遲大相比，引入的延遲大 用于用于關(guān)鍵路徑上關(guān)鍵路徑上的不同電壓域模塊時(shí)，需考慮的不同電壓域模塊時(shí)，需考慮shifter延遲以及物理延遲以及物理布線約束布線約束Level Shifters LowLevel S

23、hifters Low to to High VoltageHigh Voltage TranslationTranslationLevel Shifter PlacementLevel Shifter Placementu電平轉(zhuǎn)換器的放置電平轉(zhuǎn)換器的放置u高到低的轉(zhuǎn)換器通常放置在低壓域高到低的轉(zhuǎn)換器通常放置在低壓域因?yàn)樗皇褂靡驗(yàn)樗皇褂肰DDLLevel Shifter PlacementLevel Shifter Placementu低到高的轉(zhuǎn)換器可放置在低壓域、高壓域或兩低到高的轉(zhuǎn)換器可放置在低壓域、高壓域或兩域中間域中間由于轉(zhuǎn)換器需由于轉(zhuǎn)換器需VDDL和和VDDH，電源線布線會(huì)復(fù)雜，

24、電源線布線會(huì)復(fù)雜；0.9V電源線需要穿過電源線需要穿過1.1V區(qū)到達(dá)區(qū)到達(dá)1.2V區(qū)區(qū)Level Shifter PlacementLevel Shifter Placementu建議放置在高壓域建議放置在高壓域原因是：轉(zhuǎn)換器中原因是：轉(zhuǎn)換器中的輸出驅(qū)動(dòng)級(jí)需要的輸出驅(qū)動(dòng)級(jí)需要較大驅(qū)動(dòng)電流以驅(qū)較大驅(qū)動(dòng)電流以驅(qū)動(dòng)高擺幅電路，輸動(dòng)高擺幅電路，輸入級(jí)需要的驅(qū)動(dòng)電入級(jí)需要的驅(qū)動(dòng)電流相對(duì)較小流相對(duì)較小若放置在若放置在0.9V低壓低壓區(qū)，則區(qū)，則1.2V電源線電源線需穿過需穿過1.1V電壓域電壓域，長(zhǎng)連線導(dǎo)致，長(zhǎng)連線導(dǎo)致IR壓壓降增加，不利于使降增加，不利于使輸出驅(qū)動(dòng)級(jí)的驅(qū)動(dòng)輸出驅(qū)動(dòng)級(jí)的驅(qū)動(dòng)能力最大化能力最

25、大化輸出驅(qū)動(dòng)級(jí)輸出驅(qū)動(dòng)級(jí)輸入級(jí)輸入級(jí)Level Shifter PlacementLevel Shifter Placementu低到高的轉(zhuǎn)換器建議放置在高壓域低到高的轉(zhuǎn)換器建議放置在高壓域若兩個(gè)域間距足夠小，庫(kù)中若兩個(gè)域間距足夠小，庫(kù)中buffer的驅(qū)動(dòng)能力足夠大的驅(qū)動(dòng)能力足夠大，則在低壓域放置一個(gè)驅(qū)動(dòng)，則在低壓域放置一個(gè)驅(qū)動(dòng)buffer即可即可若需在若需在1.1V域加域加Buffer，則電源線布線復(fù)雜，則電源線布線復(fù)雜Automation and Level ShiftersAutomation and Level Shiftersu電平轉(zhuǎn)換器不影響電路功能電平轉(zhuǎn)換器不影響電路功能只是只是

26、buffer現(xiàn)代綜合工具自動(dòng)插入現(xiàn)代綜合工具自動(dòng)插入 不需改動(dòng)不需改動(dòng)RTL文件文件uEDA工具工具允許設(shè)計(jì)者指定放置策略允許設(shè)計(jì)者指定放置策略 低到高轉(zhuǎn)換器放置在低壓域、高壓域、中間地帶？低到高轉(zhuǎn)換器放置在低壓域、高壓域、中間地帶？設(shè)計(jì)者指定插入條件設(shè)計(jì)者指定插入條件 哪一個(gè)模塊需要插入？電壓差超過多少時(shí)插入？哪一個(gè)模塊需要插入？電壓差超過多少時(shí)插入？Level Shifter Recommendations and PitfallsLevel Shifter Recommendations and Pitfallsu建議建議放置在目標(biāo)域放置在目標(biāo)域低到高低到高轉(zhuǎn)換器會(huì)轉(zhuǎn)換器會(huì)引入顯著延遲引

27、入顯著延遲，在設(shè)計(jì)關(guān)鍵，在設(shè)計(jì)關(guān)鍵路徑模塊時(shí)需注意這個(gè)問題路徑模塊時(shí)需注意這個(gè)問題不同電壓域之間究竟該插入不同電壓域之間究竟該插入低到高低到高還是還是高到高到低低轉(zhuǎn)換器，這個(gè)問題需明確轉(zhuǎn)換器，這個(gè)問題需明確u缺點(diǎn)缺點(diǎn)若不同電壓域之間電壓高低關(guān)系是變化的，若不同電壓域之間電壓高低關(guān)系是變化的，那就需要特殊的轉(zhuǎn)換器來滿足這個(gè)需要，會(huì)那就需要特殊的轉(zhuǎn)換器來滿足這個(gè)需要，會(huì)使得時(shí)序驗(yàn)證變的復(fù)雜使得時(shí)序驗(yàn)證變的復(fù)雜Timing Issues in Multi-Voltage DesignsTiming Issues in Multi-Voltage DesignsuClocksClock信號(hào)需通過信號(hào)需

28、通過level shifter穿行于各電壓域穿行于各電壓域要保證把時(shí)鐘偏斜控制在一定范圍內(nèi)要保證把時(shí)鐘偏斜控制在一定范圍內(nèi)增大了時(shí)鐘樹綜合工具的工作量增大了時(shí)鐘樹綜合工具的工作量對(duì)對(duì)Multi-level Voltage Scaling (MVS)技術(shù)，更增技術(shù)，更增加該問題復(fù)雜度加該問題復(fù)雜度Timing Issues in Multi-Voltage DesignsTiming Issues in Multi-Voltage DesignsuStatic Timing Analysis靜態(tài)多電壓時(shí)靜態(tài)多電壓時(shí) 時(shí)序分析不算太復(fù)雜，時(shí)序分析不算太復(fù)雜，EDA工具可以解決得很好工具可以解決得很

29、好 只需根據(jù)各模塊所使用的電壓值，對(duì)庫(kù)進(jìn)行特征化只需根據(jù)各模塊所使用的電壓值，對(duì)庫(kù)進(jìn)行特征化，即可得到精確的時(shí)序信息，即可得到精確的時(shí)序信息MVS技術(shù)會(huì)給技術(shù)會(huì)給EDA工具帶來挑戰(zhàn)工具帶來挑戰(zhàn) 一個(gè)模塊在一個(gè)模塊在不同工作模式不同工作模式下需要下需要不同的電源電壓不同的電源電壓 對(duì)于對(duì)于不同電源電壓不同電源電壓，必須提出，必須提出不同的時(shí)序約束不同的時(shí)序約束 綜合后的電路，必須同時(shí)綜合后的電路，必須同時(shí) 在在0.9V 和和1.1V時(shí)都滿足時(shí)都滿足 各自的時(shí)序約束各自的時(shí)序約束Power Planning for Multi-Voltage DesignPower Planning for Mu

30、lti-Voltage Designu為各電源域供電需要各自的電源網(wǎng)絡(luò)為各電源域供電需要各自的電源網(wǎng)絡(luò)需要布線布通需要布線布通從壓點(diǎn)到各電壓域的電阻?。◤膲狐c(diǎn)到各電壓域的電阻?。↖R降小）降?。﹗對(duì)于倒焊（對(duì)于倒焊（flip-chip）芯片）芯片可以在各電壓的上方設(shè)置一個(gè)電壓可以在各電壓的上方設(shè)置一個(gè)電壓PAD布通和布通和IR降的壓力較小降的壓力較小u對(duì)于傳統(tǒng)的邊焊芯片對(duì)于傳統(tǒng)的邊焊芯片電源只能從芯片周邊的壓電點(diǎn)引到內(nèi)部的各電壓域電源只能從芯片周邊的壓電點(diǎn)引到內(nèi)部的各電壓域布通和布通和IR降的壓力較大降的壓力較大 多電壓域的數(shù)目可能要限制一下多電壓域的數(shù)目可能要限制一下 只有能顯著只有能顯著L

31、P的域才采用多電壓的域才采用多電壓System Design Issues with Multi-Voltage DesignsSystem Design Issues with Multi-Voltage Designsu上電次序問題上電次序問題 各電壓精確地同時(shí)上電不現(xiàn)實(shí)各電壓精確地同時(shí)上電不現(xiàn)實(shí) 需明確定義各電壓域的上電次序，以保證芯片正常工作需明確定義各電壓域的上電次序，以保證芯片正常工作 一些一些IP本身就要求按一定次序上電本身就要求按一定次序上電 一種解決上電問題的方法一種解決上電問題的方法首先，保證首先，保證SOC各模塊均已完成初始上電（各模塊均已完成初始上電（power-on-

32、reset Schmitt circuit）然后，由定時(shí)器（然后，由定時(shí)器（timer）來判定）來判定PLL（Phase-Locked-Loops）和）和clock是否已穩(wěn)定下來是否已穩(wěn)定下來最后，用握手協(xié)議來掌控更復(fù)雜的最后，用握手協(xié)議來掌控更復(fù)雜的DVFS上電問題上電問題System Design Issues with Multi-Voltage DesignsSystem Design Issues with Multi-Voltage Designsu需控制好各電源電壓的上升需控制好各電源電壓的上升/下降過程下降過程系統(tǒng)在運(yùn)行過程中，電源電壓經(jīng)常會(huì)被改變系統(tǒng)在運(yùn)行過程中，電源電壓經(jīng)常

33、會(huì)被改變要避免電壓過高沖（要避免電壓過高沖（overshoot）或過低沖（）或過低沖（ undershoot）高沖或低沖超過目標(biāo)電壓一定限度，會(huì)引起電路出錯(cuò)或死鎖高沖或低沖超過目標(biāo)電壓一定限度，會(huì)引起電路出錯(cuò)或死鎖解決方法解決方法 控制好初始加電過程控制好初始加電過程 控制好芯片工作后控制好芯片工作后voltage regulator的性能的性能u電源控制軟件電源控制軟件電源電壓控制器通常由電源電壓控制器通常由CPU運(yùn)行電源控制軟件來控制運(yùn)行電源控制軟件來控制與其他系統(tǒng)軟件集成在一起與其他系統(tǒng)軟件集成在一起MVSMVS/ /AVSAVS每個(gè)區(qū)域選擇一個(gè)電源電壓后不再改變每個(gè)區(qū)域選擇一個(gè)電源電壓

34、后不再改變不同任務(wù)對(duì)性能的要求不同，不同任務(wù)對(duì)性能的要求不同，IC性能在動(dòng)態(tài)變化；性能在動(dòng)態(tài)變化；各各任務(wù)所需性能任務(wù)所需性能的高低由的高低由系統(tǒng)軟件系統(tǒng)軟件來標(biāo)識(shí)，并告知硬件所需電壓值；來標(biāo)識(shí)，并告知硬件所需電壓值；靜態(tài)多電壓的一種實(shí)現(xiàn)靜態(tài)多電壓的一種實(shí)現(xiàn)由高由高VDD區(qū)到低區(qū)到低VDD區(qū)可以不需電平轉(zhuǎn)換電路區(qū)可以不需電平轉(zhuǎn)換電路由低由低VDD區(qū)到高區(qū)到高VDD區(qū)需電平轉(zhuǎn)換電路區(qū)需電平轉(zhuǎn)換電路提供隔離提供隔離采用靜態(tài)多電源電壓技術(shù)的采用靜態(tài)多電源電壓技術(shù)的SOCSOC的分析與設(shè)計(jì)的分析與設(shè)計(jì)u多電源電壓技術(shù)使版圖設(shè)計(jì)復(fù)雜化，主要是實(shí)現(xiàn)各模多電源電壓技術(shù)使版圖設(shè)計(jì)復(fù)雜化，主要是實(shí)現(xiàn)各模塊與對(duì)應(yīng)

35、的電源電壓線的互連塊與對(duì)應(yīng)的電源電壓線的互連 過去，需設(shè)計(jì)者手工插入特定的電平轉(zhuǎn)換電路單元（實(shí)現(xiàn)信過去，需設(shè)計(jì)者手工插入特定的電平轉(zhuǎn)換電路單元（實(shí)現(xiàn)信號(hào)電平轉(zhuǎn)換）和號(hào)電平轉(zhuǎn)換）和clamp電路單元（提供隔離），要考慮布局、電路單元（提供隔離），要考慮布局、與相應(yīng)與相應(yīng)VDD的互連等問題的互連等問題 過去，分析過去，分析MVS設(shè)計(jì)的芯片也困難，因?yàn)橛脗鹘y(tǒng)的層級(jí)化建設(shè)計(jì)的芯片也困難，因?yàn)橛脗鹘y(tǒng)的層級(jí)化建模方法為各電壓島建模對(duì)先進(jìn)的工藝來說可能不夠準(zhǔn)確模方法為各電壓島建模對(duì)先進(jìn)的工藝來說可能不夠準(zhǔn)確u目前方法目前方法 ARM1136核有核有3400個(gè)信號(hào)要從個(gè)信號(hào)要從0.8V電壓島到電壓島到1.0V

36、電壓電壓島，需要島，需要 3400 電平轉(zhuǎn)換器電平轉(zhuǎn)換器 ARM Artisan庫(kù)提供了電平轉(zhuǎn)換器單元和庫(kù)提供了電平轉(zhuǎn)換器單元和clamp單元，單元，Cadence Encounter設(shè)計(jì)系統(tǒng)自動(dòng)插入單元，自動(dòng)連接相應(yīng)設(shè)計(jì)系統(tǒng)自動(dòng)插入單元，自動(dòng)連接相應(yīng)VDD，自動(dòng)根據(jù)時(shí)序、信號(hào)完整性、電源線布線，優(yōu)化布局，自動(dòng)根據(jù)時(shí)序、信號(hào)完整性、電源線布線，優(yōu)化布局 針對(duì)針對(duì)Cadence Encounter NanoRoute routing engine，Cadence和和ARM合作優(yōu)化設(shè)計(jì)了電平轉(zhuǎn)換器電路合作優(yōu)化設(shè)計(jì)了電平轉(zhuǎn)換器電路動(dòng)態(tài)變電壓動(dòng)態(tài)變電壓u原理原理通過仿真，分析通過仿真，分析SOC各種工

37、作態(tài)對(duì)各電路模塊的性能要各種工作態(tài)對(duì)各電路模塊的性能要求（性能態(tài)），此階段被成為求（性能態(tài)），此階段被成為SOC的特征化的特征化（characterization of the SOC ）在考慮了工藝偏差、溫度變化和電源線在考慮了工藝偏差、溫度變化和電源線IR等影響后，確等影響后，確定各性能態(tài)所需定各性能態(tài)所需最小電源電壓最小電源電壓設(shè)計(jì)出能提供多種電壓的電源調(diào)制電路（設(shè)計(jì)出能提供多種電壓的電源調(diào)制電路（supply regulation circuitsSRC），并考慮該電路模塊與），并考慮該電路模塊與SOC的通信方式的通信方式 有的把有的把SRC集成到集成到SOC中中u已用于多個(gè)投放于市場(chǎng)

38、的產(chǎn)品中已用于多個(gè)投放于市場(chǎng)的產(chǎn)品中uDVS的關(guān)鍵在于找出合理的任務(wù)調(diào)度的方法的關(guān)鍵在于找出合理的任務(wù)調(diào)度的方法u任務(wù)內(nèi)動(dòng)態(tài)的調(diào)整電壓的方法任務(wù)內(nèi)動(dòng)態(tài)的調(diào)整電壓的方法HFSM- -SDF（層次化狀態(tài)機(jī)（層次化狀態(tài)機(jī)- -同步數(shù)據(jù)流模型）同步數(shù)據(jù)流模型）RPI（實(shí)時(shí)任務(wù)執(zhí)行路徑識(shí)別）（實(shí)時(shí)任務(wù)執(zhí)行路徑識(shí)別）VS（電壓調(diào)整器）（電壓調(diào)整器）計(jì)算電壓改變的比率：計(jì)算電壓改變的比率：)/(VSRPICTnTkDWR動(dòng)態(tài)變電壓動(dòng)態(tài)變電壓動(dòng)態(tài)變電壓的動(dòng)態(tài)變電壓的LPLP效果效果 和和基于最差執(zhí)行路徑基于最差執(zhí)行路徑進(jìn)行進(jìn)行DVS 的方法的方法(WCEP)比較，可節(jié)省比較，可節(jié)省20.7%的的功耗；功耗；

39、和和基于平均路徑基于平均路徑進(jìn)行進(jìn)行DVS的方法的方法(ACEP)比較，可節(jié)省比較，可節(jié)省12.7%的功耗；的功耗； 和和簡(jiǎn)單的切斷電源簡(jiǎn)單的切斷電源的方法比較，可節(jié)省的方法比較，可節(jié)省35.5%的功耗的功耗在任務(wù)內(nèi)準(zhǔn)確執(zhí)行路徑的在任務(wù)內(nèi)準(zhǔn)確執(zhí)行路徑的DVS的方法的方法自適應(yīng)變電壓（自適應(yīng)變電壓（AVSAVS） 由由National Semiconductor發(fā)明發(fā)明商標(biāo)商標(biāo)：PowerWise 原理原理 SOC中嵌入監(jiān)控器（中嵌入監(jiān)控器（monitor），監(jiān)），監(jiān)控器監(jiān)控其電壓島的在當(dāng)前電源電壓控器監(jiān)控其電壓島的在當(dāng)前電源電壓下的下的工作速度工作速度 來自于監(jiān)控器的數(shù)據(jù)被來自于監(jiān)控器的數(shù)據(jù)被

40、mode control分析后，通過一個(gè)專用接口，把信息分析后，通過一個(gè)專用接口，把信息發(fā)送給發(fā)送給電源調(diào)制電路電源調(diào)制電路以改變電源電壓以改變電源電壓 監(jiān)控器內(nèi)嵌在監(jiān)控器內(nèi)嵌在SOC中，自然就考慮了中，自然就考慮了工藝偏差、溫度變化和電源線工藝偏差、溫度變化和電源線IR的影的影響響 PowerWise還可以減小泄漏功耗還可以減小泄漏功耗 對(duì)雙阱工藝，動(dòng)態(tài)調(diào)節(jié)對(duì)雙阱工藝，動(dòng)態(tài)調(diào)節(jié)MOS管的管的“體體”端電壓，改變閾值電壓端電壓，改變閾值電壓采用采用AVSAVS和和TSTS的圖像處理的圖像處理ICICuTSThreshold Scaling處理器各處理獨(dú)立任務(wù)、有不處理器各處理獨(dú)立任務(wù)、有不同同

41、性能態(tài)性能態(tài)，分別采用，分別采用AVS和和TSInter-Core Communications Unit實(shí)現(xiàn)處理器之間的通信實(shí)現(xiàn)處理器之間的通信0.13um 雙阱雙阱CMOS工藝工藝每個(gè)每個(gè)處理器處理器有有一個(gè)專用的一個(gè)專用的外外設(shè)處理模塊設(shè)處理模塊，分別采用分別采用TS采用多采用多VDDVDD技術(shù)的技術(shù)的ICIC優(yōu)化過程優(yōu)化過程多電壓中的布局規(guī)劃多電壓中的布局規(guī)劃多電壓的多電壓的LPLP效果效果 ARM1136JF-S（來自（來自ARM公司）；公司）；ARM Artisan庫(kù)庫(kù) 同一邏輯功能的庫(kù)同一邏輯功能的庫(kù)單元采用了不同閾單元采用了不同閾值，并支持多電壓值，并支持多電壓操作操作 芯片速

42、度要求是芯片速度要求是350 MHz 低低VDD會(huì)低速度，因會(huì)低速度，因此需根據(jù)速度要求，此需根據(jù)速度要求，確定電路的各部分適確定電路的各部分適用的用的VDD，即電壓區(qū)，即電壓區(qū)域劃分（域劃分（電壓島的劃電壓島的劃分分） 關(guān)鍵路徑模塊用關(guān)鍵路徑模塊用90nm工藝的標(biāo)準(zhǔn)工藝的標(biāo)準(zhǔn)VDD，1.0V。非關(guān)。非關(guān)鍵路徑模塊用鍵路徑模塊用0.8V電電源電壓，可降低源電壓，可降低36%的動(dòng)態(tài)功耗的動(dòng)態(tài)功耗動(dòng)態(tài)多電壓和變電壓的動(dòng)態(tài)多電壓和變電壓的LPLP效果效果P隨隨f的變化的變化FV：Fixed Voltage；1.2VDV：Dynamic Voltage；1.2V和和0.9VAV：Adaptive Vo

43、ltage；從；從1.2V到到0.7V的三種的三種process/temperature情況下情況下電源電壓降低的極限電源電壓降低的極限u電源電壓能否無限下降？電源電壓能否無限下降？u電源電壓的理論極限電源電壓的理論極限 MOSFET工作在亞閾區(qū)（工作在亞閾區(qū)（VGVT） 對(duì)反相器：對(duì)反相器：直流增益直流增益G必須大于必須大于1 為了健壯性，為了健壯性，Gmax取取10。n1.5時(shí)，時(shí)，VDD0.14 1972年至今陸續(xù)設(shè)計(jì)出電源電壓為年至今陸續(xù)設(shè)計(jì)出電源電壓為0.2伏的伏的CMOS芯片芯片 該理論極限也適用于工作于強(qiáng)反型區(qū)的晶體管該理論極限也適用于工作于強(qiáng)反型區(qū)的晶體管u實(shí)際取實(shí)際取2-3倍

44、倍VT 由第一講結(jié)果可知，此時(shí)功耗延遲積最小由第一講結(jié)果可知，此時(shí)功耗延遲積最小)/exp(1)(/exp(0kTqVnkTqVIIDGD)1ln(/2/ ) 1)2/(exp(maxmaxnGqkTVnkTqVGdVdVGddddinout噪聲容限限制噪聲容限限制器件特性變壞限制器件特性變壞限制降低動(dòng)態(tài)功耗降低動(dòng)態(tài)功耗封裝封裝u降低動(dòng)態(tài)功耗降低動(dòng)態(tài)功耗 特征尺寸特征尺寸 選擇先進(jìn)工藝，以降低節(jié)點(diǎn)電容選擇先進(jìn)工藝，以降低節(jié)點(diǎn)電容 電源電壓電源電壓 降低電源電壓，以降低動(dòng)態(tài)功耗降低電源電壓，以降低動(dòng)態(tài)功耗 封裝封裝 降低壓點(diǎn)上的動(dòng)態(tài)功耗降低壓點(diǎn)上的動(dòng)態(tài)功耗u降低泄漏功耗降低泄漏功耗 開發(fā)開發(fā)LP

45、新工藝新工藝 閾值電壓閾值電壓 采用多閾值技術(shù)，在不影響電路速度的情況下降低亞閾值泄漏功耗采用多閾值技術(shù)，在不影響電路速度的情況下降低亞閾值泄漏功耗 襯底電壓控制電路的實(shí)現(xiàn)襯底電壓控制電路的實(shí)現(xiàn) 柵介質(zhì)柵介質(zhì) 采用高采用高K柵介質(zhì)，在不影響電路速度的情況下減小柵極泄漏功耗柵介質(zhì)，在不影響電路速度的情況下減小柵極泄漏功耗u工藝級(jí)工藝級(jí)LP設(shè)計(jì)實(shí)例設(shè)計(jì)實(shí)例 FFT芯片的芯片的LP實(shí)現(xiàn)實(shí)現(xiàn)nickDDiiavgfVCP12)(I/OI/O的節(jié)點(diǎn)電容對(duì)動(dòng)態(tài)功耗的影響的節(jié)點(diǎn)電容對(duì)動(dòng)態(tài)功耗的影響u功耗根源功耗根源驅(qū)動(dòng)片外大電容負(fù)載驅(qū)動(dòng)片外大電容負(fù)載 片外負(fù)載電容量級(jí)：片外負(fù)載電容量級(jí)：5 幾十幾十 pF

46、片內(nèi)節(jié)點(diǎn)電容量級(jí)：幾十片內(nèi)節(jié)點(diǎn)電容量級(jí)：幾十 fFu傳統(tǒng)封裝工藝傳統(tǒng)封裝工藝 每個(gè)管腳電容：每個(gè)管腳電容：13-14pF 壓點(diǎn)：壓點(diǎn)：10pF； 印刷電路板：印刷電路板：3-4pFnickDDiiavgfVCP12)(內(nèi)部操作功耗與內(nèi)部操作功耗與I/OI/O功耗比較實(shí)例功耗比較實(shí)例32323232乘法器的乘法器的“乘乘”操作能耗操作能耗u3232位位“乘乘”操作所需的最小能耗操作所需的最小能耗 “Design techniques for energy efficient and low-power systems”, Journal of systems architecture, 2000

47、, vol 46,Iss1nJEpJEpJECMOSVmmulmulfa653. 5)5 . 25 . 1(235. 041. 2:51AND般與乘法器結(jié)構(gòu)有關(guān)，一，工藝對(duì)門操作一次所需能量量全加器操作一次所需能量）部狀態(tài)漲落所需附加能漲落系數(shù)（算術(shù)單元內(nèi)乘數(shù)和被乘數(shù)位數(shù)AND:,)(andfamulandfamulmulEEnmEEnmE取數(shù)據(jù)的取數(shù)據(jù)的I/OI/O能耗能耗u3232位位“乘乘”所需最小能耗所需最小能耗u從從memory取數(shù)據(jù)時(shí)，容性取數(shù)據(jù)時(shí)，容性I/O消耗的能量消耗的能量nJEEnmEandfamulmul653. 5)(pJEVVpFCVCEpadIOIOpad25.31

48、5:5:5 . 0:21:I/O2活性因子，取一個(gè)取數(shù)據(jù)的取數(shù)據(jù)的I/OI/O能耗和乘操作能耗比較能耗和乘操作能耗比較u從從memory取數(shù)據(jù)時(shí)，一個(gè)容性取數(shù)據(jù)時(shí)，一個(gè)容性I/O消耗的能量消耗的能量u采用采用24-bit地址字、地址字、3-bit控制字，傳輸控制字，傳輸32-bit數(shù)據(jù)數(shù)據(jù)能耗能耗u3232位位“乘乘”所需最小能耗所需最小能耗u對(duì)對(duì)0.25微米微米1.8V工藝工藝 乘法操作能耗更小乘法操作能耗更小 I/O能耗基本不變能耗基本不變pJVCEIOpad25.3121:I/O2一個(gè)nJEEnmEandfamulmul653. 5)(nJEEpadbit866. 1)32324(32如

49、何降低如何降低I/OI/O上的動(dòng)態(tài)功耗？上的動(dòng)態(tài)功耗？u功耗根源功耗根源 驅(qū)動(dòng)片外大電容負(fù)載（量級(jí)：驅(qū)動(dòng)片外大電容負(fù)載（量級(jí)：5 幾十幾十 pF） 片內(nèi)節(jié)點(diǎn)電容量級(jí)：幾十片內(nèi)節(jié)點(diǎn)電容量級(jí)：幾十 fFuLP策略策略 減少外部輸出，從而避免驅(qū)動(dòng)大電容負(fù)載減少外部輸出，從而避免驅(qū)動(dòng)大電容負(fù)載 在一個(gè)襯底上多芯片集成（在一個(gè)襯底上多芯片集成（SOC） 降低外部輸出信號(hào)頻率降低外部輸出信號(hào)頻率 降低外部輸出信號(hào)擺幅降低外部輸出信號(hào)擺幅 盡量減小片外負(fù)載盡量減小片外負(fù)載 選擇選擇LP的封裝方式的封裝方式 SIP（system in a package） nickDDiiavgfVCP12)(選擇選擇LPL

50、P的封裝形式的封裝形式u封裝的作用封裝的作用為為die提供機(jī)械支撐、保護(hù)和電熱連接提供機(jī)械支撐、保護(hù)和電熱連接uLP的封裝的封裝一代一代IC需要一代封裝需要一代封裝80年代之前：以年代之前：以DIP（ dual in-line package ）為代表的通孔封裝為代表的通孔封裝 引腳少，間距固定，寄生電容大引腳少，間距固定，寄生電容大80年代：以年代：以QFP（ (dual flat package) ）、）、SOP（small out-line package）為代表的表面）為代表的表面貼裝貼裝 引腳多、密，間距可調(diào)，寄生電容減小引腳多、密，間距可調(diào)，寄生電容減小90年代：以年代：以BGA（

51、焊球陣列封裝）為代表（焊球陣列封裝）為代表 在底部安裝引線，寄生電容更小，高速、在底部安裝引線，寄生電容更小，高速、LP選擇選擇LPLP的封裝形式的封裝形式uSIPsystem in a package多個(gè)多個(gè)die、無源元件集成在一個(gè)封裝里、無源元件集成在一個(gè)封裝里 DSP、MCU、Flash Memory、RF、MEMS、C、L等等可顯著降低可顯著降低I/O功耗，提高性能功耗，提高性能 美國(guó)美國(guó)佐治亞理工佐治亞理工設(shè)計(jì)的設(shè)計(jì)的SLIM在封裝效率、性能、可靠性在封裝效率、性能、可靠性方面提高方面提高10倍倍 功耗、尺寸和成本顯著下降功耗、尺寸和成本顯著下降一般用于小量、低成本、應(yīng)用周期短的產(chǎn)

52、品一般用于小量、低成本、應(yīng)用周期短的產(chǎn)品 SOC用于大量、應(yīng)用周期長(zhǎng)的高端產(chǎn)品用于大量、應(yīng)用周期長(zhǎng)的高端產(chǎn)品針對(duì)電路特點(diǎn)開發(fā)的兩個(gè)針對(duì)電路特點(diǎn)開發(fā)的兩個(gè)LPLP工藝工藝延遲小，泄漏時(shí)間短，延遲小，泄漏時(shí)間短， 開關(guān)功耗小，靜態(tài)功耗大開關(guān)功耗小，靜態(tài)功耗大適于高跳變率的靜態(tài)邏輯適于高跳變率的靜態(tài)邏輯延遲大，泄漏時(shí)間長(zhǎng)，延遲大，泄漏時(shí)間長(zhǎng)， 開關(guān)功耗大，靜態(tài)功耗小開關(guān)功耗大，靜態(tài)功耗小適于低跳變率的靜態(tài)邏輯適于低跳變率的靜態(tài)邏輯 和動(dòng)態(tài)邏輯（泄漏時(shí)間較長(zhǎng)）和動(dòng)態(tài)邏輯（泄漏時(shí)間較長(zhǎng)）1995，100 MHz 32-bit DSP, 0.9v, 4mW, 0.25um降低泄漏功耗降低泄漏功耗新工藝新工

53、藝u降低動(dòng)態(tài)功耗降低動(dòng)態(tài)功耗 特征尺寸特征尺寸 選擇先進(jìn)工藝，以降低節(jié)點(diǎn)電容選擇先進(jìn)工藝，以降低節(jié)點(diǎn)電容 電源電壓電源電壓 降低電源電壓，以降低動(dòng)態(tài)功耗降低電源電壓，以降低動(dòng)態(tài)功耗 封裝封裝 降低壓點(diǎn)上的動(dòng)態(tài)功耗降低壓點(diǎn)上的動(dòng)態(tài)功耗u降低泄漏功耗降低泄漏功耗 開發(fā)開發(fā)LP新工藝新工藝 閾值電壓閾值電壓 采用多閾值技術(shù)，在不影響電路速度的情況下降低亞閾值泄漏功耗采用多閾值技術(shù)，在不影響電路速度的情況下降低亞閾值泄漏功耗 襯底電壓控制電路的實(shí)現(xiàn)襯底電壓控制電路的實(shí)現(xiàn) 柵介質(zhì)柵介質(zhì) 采用高采用高K柵介質(zhì)，在不影響電路速度的情況下減小柵極泄漏功耗柵介質(zhì)，在不影響電路速度的情況下減小柵極泄漏功耗u工藝級(jí)

54、工藝級(jí)LP設(shè)計(jì)實(shí)例設(shè)計(jì)實(shí)例 FFT芯片的芯片的LP實(shí)現(xiàn)實(shí)現(xiàn)泄漏功耗泄漏功耗困擾先進(jìn)工藝的核心問題困擾先進(jìn)工藝的核心問題u泄漏電流泄漏電流 包括包括亞閾值泄漏亞閾值泄漏、PN結(jié)泄漏結(jié)泄漏、柵泄漏柵泄漏、柵漏泄漏柵漏泄漏（gate induced drain leakage，GIDL)等等u泄漏功耗占總功耗的百分比泄漏功耗占總功耗的百分比 小于小于5，0.25m 20-25， 130nm 40，90nm 50-60%，65nmu130nm工藝工藝 0.7V的的Vth，泄漏電流約，泄漏電流約10-20pA/晶體管晶體管 0.3V的的Vth，泄漏電流約，泄漏電流約10-20nA/晶體管晶體管 1M個(gè)晶

55、體管，泄漏電流為個(gè)晶體管，泄漏電流為8mA1u困擾困擾CMOS技術(shù)進(jìn)步多年技術(shù)進(jìn)步多年 必須改進(jìn)工藝，改進(jìn)器件結(jié)構(gòu)，保障器件特性并降低泄漏電流必須改進(jìn)工藝，改進(jìn)器件結(jié)構(gòu)，保障器件特性并降低泄漏電流 不損害性能不損害性能當(dāng)代當(dāng)代CMOSCMOS工藝的泄漏功耗問題工藝的泄漏功耗問題泄漏功耗的增大會(huì)以指數(shù)關(guān)系增大芯片的失效率泄漏功耗的增大會(huì)以指數(shù)關(guān)系增大芯片的失效率降低方法降低方法u工藝級(jí)工藝級(jí)控制器件的物理結(jié)構(gòu)尺寸（氧化層厚度、結(jié)深等），控制器件的物理結(jié)構(gòu)尺寸（氧化層厚度、結(jié)深等），并且改變器件的注入情況可以使泄漏電流減小并且改變器件的注入情況可以使泄漏電流減小工藝設(shè)計(jì)師的職責(zé)工藝設(shè)計(jì)師的職責(zé)u電

56、路級(jí)電路級(jí)控制每個(gè)控制每個(gè)MOSFET的四個(gè)端（漏、柵、源、襯底）的四個(gè)端（漏、柵、源、襯底）上的電壓，可以有效地調(diào)整晶體管的閾值電壓和泄上的電壓，可以有效地調(diào)整晶體管的閾值電壓和泄漏電流漏電流 電路設(shè)計(jì)者的工作電路設(shè)計(jì)者的工作TITI公司公司uTexas Instrumentsu05年年9月宣布解決了月宣布解決了65nm工藝的過大的泄漏工藝的過大的泄漏電流問題電流問題 從從90nm工藝進(jìn)步到工藝進(jìn)步到65nm采用了名為采用了名為SmartReflex的工藝技術(shù)，在的工藝技術(shù)，在 器件器件、電電路設(shè)計(jì)路設(shè)計(jì)和和軟件設(shè)計(jì)軟件設(shè)計(jì)三方面解決功耗和性能問題三方面解決功耗和性能問題并不是單獨(dú)從采用并不

57、是單獨(dú)從采用高高K介質(zhì)介質(zhì)解決柵泄漏問題解決柵泄漏問題IntelIntel公司公司u有兩個(gè)有兩個(gè)65nm工藝工藝 P1264，針對(duì)，針對(duì)高性能高性能IC，已在，已在2003年量產(chǎn)年量產(chǎn) P1265，針對(duì)，針對(duì)超低功耗超低功耗IC，05年年9月在流片測(cè)試工藝月在流片測(cè)試工藝 用于手機(jī)、用于手機(jī)、PDA、低功耗、低功耗CPU等芯片生產(chǎn)等芯片生產(chǎn) AMD等公司都在研發(fā)等公司都在研發(fā)LP CPUu05年年9月宣布，通過改進(jìn)其月宣布，通過改進(jìn)其P1264工藝，晶體管中的工藝，晶體管中的亞閾值泄漏、亞閾值泄漏、PN節(jié)泄漏、柵氧化層泄漏得到降低節(jié)泄漏、柵氧化層泄漏得到降低 增加了柵氧化層厚度，犧牲了性能增加

58、了柵氧化層厚度，犧牲了性能 調(diào)整溝道注入，提高閾值電壓調(diào)整溝道注入，提高閾值電壓 提高源漏區(qū)注入，實(shí)現(xiàn)超淺結(jié)提高源漏區(qū)注入，實(shí)現(xiàn)超淺結(jié)uP1265工藝，針對(duì)工藝，針對(duì)IC設(shè)計(jì)設(shè)計(jì)/制造中的功耗和泄漏問題，制造中的功耗和泄漏問題，基于基于P1264開發(fā)開發(fā) Intel的第一條專門針對(duì)超低功耗的第一條專門針對(duì)超低功耗IC，量身打造的工藝，量身打造的工藝 泄漏電流僅泄漏電流僅0.1nA/micron（P1264為為100nA/micron，相，相差差1000倍）倍） 適當(dāng)犧牲了性能：晶體管速度比高性能適當(dāng)犧牲了性能：晶體管速度比高性能65nm工藝慢工藝慢2倍倍 8-metal，銅互連，低，銅互連，低

59、K電介質(zhì)層，應(yīng)變硅技術(shù)（電介質(zhì)層，應(yīng)變硅技術(shù)（strained-silicon） NECNEC公司公司 u 超低功耗工藝目標(biāo)超低功耗工藝目標(biāo) 針對(duì)移動(dòng)用芯片的設(shè)計(jì)和制造針對(duì)移動(dòng)用芯片的設(shè)計(jì)和制造 把目前傳統(tǒng)把目前傳統(tǒng)SOC的功耗降為原來的的功耗降為原來的1/30，使電池充電一次的使用壽命延長(zhǎng)，使電池充電一次的使用壽命延長(zhǎng)為目前的為目前的10倍倍 工藝節(jié)點(diǎn)瞄準(zhǔn)為工藝節(jié)點(diǎn)瞄準(zhǔn)為65nm和和45nmu 對(duì)于需要降低泄漏電流的對(duì)于需要降低泄漏電流的IC，柵泄漏和，柵泄漏和GIDL比亞閾值泄漏大比亞閾值泄漏大 在低泄漏工作模式下，體偏置方法會(huì)增大在低泄漏工作模式下，體偏置方法會(huì)增大GIDLu 減少泄漏電

60、流的措施減少泄漏電流的措施l 降低亞閾值泄漏降低亞閾值泄漏 采用對(duì)體偏置電壓比較敏感的結(jié)構(gòu)，體偏置方法不能降低采用對(duì)體偏置電壓比較敏感的結(jié)構(gòu)，體偏置方法不能降低GIDL和柵泄漏和柵泄漏l 降低柵泄漏降低柵泄漏 高高K（HfSiON），高），高K也能降低也能降低GIDLl 降低降低GIDL 溝道改進(jìn)以降低溝道改進(jìn)以降低GIDLl 05年年9月時(shí)靜態(tài)泄漏電流的實(shí)驗(yàn)室水平月時(shí)靜態(tài)泄漏電流的實(shí)驗(yàn)室水平 NFET為為1.4 pA，PFET為為0.3 pA降低泄漏功耗降低泄漏功耗閾值電壓閾值電壓u降低動(dòng)態(tài)功耗降低動(dòng)態(tài)功耗 特征尺寸特征尺寸 選擇先進(jìn)工藝，以降低節(jié)點(diǎn)電容選擇先進(jìn)工藝，以降低節(jié)點(diǎn)電容 電源電壓電源電壓 降低電