verilog語言編寫八選一數(shù)據(jù)選擇器(共8頁)

1、精選優(yōu)質(zhì)文檔-傾情為你奉上八選一選擇器一、 實(shí)驗(yàn)?zāi)康木帉懸粋€(gè)八選一的選擇器，并在verilog軟件上進(jìn)行仿真。二、 代碼1、 源代碼（1）用數(shù)據(jù)流描述的八選一多路選擇器模塊，采用了邏輯方程module mux8_to_1(out,i0,i1,i2,i3,i4,i5,i6,i7,s2,s1,s0);output out;input i0,i1,i2,i3,i4,i5,i6,i7;input s2,s1,s0;assign out=s2?(s1?(s0?i7:i6):(s0?i5:i4):(s1?(s0?i3:i2):(s0?i1:i0);endmodule（2）用數(shù)據(jù)流描述的八選一多路選擇器模塊

2、，采用了條件操作語句module mux8_to_1(out,i0,i1,i2,i3,i4,i5,i6,i7,s2,s1,s0);output out;input i0,i1,i2,i3,i4,i5,i6,i7;input s2,s1,s0;assign out=(s2&s1&s0&i0)| (s2&s1&s0&i1)| (s2&s1&s0&i2)| (s2&s1&s0&i3)| (s2&s1&s0&i4)| (s2&s1&s0&i5)| (s2&am

3、p;s1&s0&i6)| (s2&s1&s0&i7);endmodule（3）用行為及描述的八選一多路選擇器模塊可描述為：module mux8_to_1(out,i0,i1,i2,i3,i4,i5,i6,i7,s2,s1,s0);output out;input i0,i1,i2,i3,i4,i5,i6,i7;input s2,s1,s0;reg out;always (s2 or s1 or s0 or i0 or i1 or i2 or i3 or i4 or i5 or i6 or i7)begin case(s2,s1,s0) 3'b0

4、00:out=i0; 3'b001:out=i1; 3'b010:out=i2; 3'b011:out=i3; 3'b100:out=i4; 3'b101:out=i5; 3'b110:out=i6; 3'b111:out=i7; defult:$dispiay("Invalid control signals"); endcaseendendmodule或者是：module mux8_to_1(out,i0,i1,i2,i3,i4,i5,i6,i7,s2,s1,s0);output out;input i0,i1,i

5、2,i3,i4,i5,i6,i7;input s2,s1,s0;reg out;always (s2 or s1 or s0 or i0 or i1 or i2 or i3 or i4 or i5 or i6 or i7)begin case(s2,s1,s0) 3'd1:out=i0; 3'd2:out=i1; 3'd3:out=i2; 3'd4:out=i3; 3'd5:out=i4; 3'd6:out=i5; 3'd7:out=i6; 3'd8:out=i7; defult:$dispiay("Invalid co

6、ntrol signals"); endcaseendendmodule2、 激勵(lì)模塊timescale 1ns/100psmodule mux8_to_1_tb;reg I0,I1,I2,I3,I4,I5,I6,I7;reg S2,S1,S0;wire OUT;mux8_to_1 ul( .out(OUT), .i0(I0), .i1(I1), .i2(I2), .i3(I3), .i4(I4), .i5(I5), .i6(I6), .i7(I7), .s2(S2), .s1(S1), .s0(S0);initialbeginI0=1;I1=0;I2=0;I3=1;I4=1;I5=

7、1;I6=0;I7=0;S2=0;S1=0;S0=0;#10 S2=0;S1=0;S0=1;#10 S2=0;S1=1;S0=0;#10 S2=0;S1=1;S0=1;#10 S2=1;S1=0;S0=0;#10 S2=1;S1=0;S0=1;#10 S2=1;S1=1;S0=0;#10 S2=1;S1=1;S0=1;endendmodule三、 仿真波形四、 波形說明波形圖中，從上至下依次為：輸入數(shù)據(jù)I0,I1,I2,I3,I4,I5,I6,I7，選擇端口S2,S1,S0，輸出COUT。該程序?qū)崿F(xiàn)的是控制選擇端口選擇對(duì)應(yīng)的數(shù)據(jù)并輸出。當(dāng)S2=0，S1=0，S0=0時(shí)，選擇I0，輸出I0的值1

8、；當(dāng)S2=0，S1=0，S0=1時(shí)，選擇I1，輸出I0的值0；當(dāng)S2=0，S1=1，S0=0時(shí)，選擇I2，輸出I0的值0；當(dāng)S2=0，S1=1，S0=1時(shí)，選擇I3，輸出I0的值1；當(dāng)S2=1，S1=0，S0=0時(shí)，選擇I4，輸出I0的值1；當(dāng)S2=1，S1=0，S0=1時(shí)，選擇I5，輸出I0的值1；當(dāng)S2=1，S1=1，S0=0時(shí)，選擇I6，輸出I0的值0；（當(dāng)S2=1，S1=1，S0=1時(shí)，選擇I7，輸出I0的值0；）在行為級(jí)描述的模塊中，當(dāng)輸入端口的輸入不符合既定要求的時(shí)候，則會(huì)輸出 $dispiay("Invalid control signals");五、 實(shí)驗(yàn)過程中碰到的問題經(jīng)過前兩次的實(shí)驗(yàn)，本次實(shí)驗(yàn)在操作過程中基本很流暢，沒有再碰到對(duì)軟件不夠熟悉的情況，但是，本次實(shí)驗(yàn)結(jié)果卻存在一定問題，從波形中也可以看到，選擇端口S2=1，S1=1，S0=1的波形沒有出現(xiàn)，當(dāng)時(shí)在實(shí)驗(yàn)過程中沒有找到問題所在，后來實(shí)驗(yàn)過后，我自己分析，是時(shí)間的設(shè)置太短，沒有跑出那段波形，但是由于自己沒有modelsim軟件，通過各種自己可以達(dá)到的方法也無法下載到，所以只能等下次實(shí)驗(yàn)的時(shí)候再對(duì)這個(gè)問題進(jìn)行分析。六、 實(shí)驗(yàn)心得在實(shí)驗(yàn)過程中，不斷的出現(xiàn)問題，然后修改問題，有時(shí)候