序列檢測(cè)器verilog

1、五邑大學(xué)實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)課程名稱序列檢測(cè)器院系名稱：信息學(xué)院專業(yè)名稱：電子信息工程實(shí)驗(yàn)項(xiàng)目名稱：EDA實(shí)驗(yàn)班級(jí) ap07053 學(xué)號(hào): ap0705307報(bào)告人：黃少昌實(shí)驗(yàn)五序列檢測(cè)器實(shí)驗(yàn)?zāi)康?1、 掌握用Verilog HDL實(shí)現(xiàn)狀態(tài)機(jī)的方法;2、 利用狀態(tài)機(jī)設(shè)計(jì)一個(gè)序列檢測(cè)器。二、實(shí)驗(yàn)原理：序列檢測(cè)器在數(shù)據(jù)通訊，雷達(dá)和遙測(cè)等領(lǐng)域中用與檢測(cè)步識(shí)別標(biāo)志。它是一 種用來(lái)檢測(cè)一組或多組序列信號(hào)的電路。 例如檢測(cè)器收到一組用行碼1110010 后，輸出標(biāo)志1,否則，輸出00考查這個(gè)例子，每收到一個(gè)符合要求的用行碼就需要用一個(gè)狀態(tài)進(jìn)行記憶。 用行碼長(zhǎng)度為7位，需要7個(gè)狀態(tài)；另外，還需要增加一個(gè)“未收到一個(gè)

2、有效位” 的狀態(tài)，共8個(gè)狀態(tài)；S0S7；狀態(tài)標(biāo)記符的下標(biāo)表示有幾個(gè)有效位被讀出。畫(huà)出狀態(tài)轉(zhuǎn)換圖，如圖5-1所示，很顯然這是一個(gè)莫爾狀態(tài)機(jī)。8個(gè)狀態(tài)機(jī) 根據(jù)編碼原則可以用3位二進(jìn)制數(shù)來(lái)表示。三、設(shè)計(jì)任務(wù)及要求：1、 用狀態(tài)機(jī)實(shí)現(xiàn)一序列檢測(cè)器，即檢測(cè)到用行碼1110010后，檢測(cè)器輸出1,否則輸出0;2、 設(shè)計(jì)輸入采用 Verilog HDL語(yǔ)言；3、 對(duì)設(shè)計(jì)進(jìn)行仿真；4、 把設(shè)計(jì)下載到試驗(yàn)箱驗(yàn)證。四、設(shè)計(jì)提示：1、 狀態(tài)機(jī)是實(shí)驗(yàn)時(shí)序電路的有效工具，用狀態(tài)機(jī)實(shí)現(xiàn)時(shí)序檢測(cè)器就是典型例2、 狀態(tài)機(jī)的Verilog HDL實(shí)現(xiàn)基本有固定模式，參見(jiàn)教程數(shù)字系統(tǒng)設(shè)計(jì)與 Verilog HDL »

3、（第二版）第 271272頁(yè)。3、 狀態(tài)機(jī)實(shí)現(xiàn)的要點(diǎn)是在每個(gè)狀態(tài)下，當(dāng)時(shí)鐘有效沿到來(lái)時(shí)，判斷輸入值是什么，然后決定下一狀態(tài)跳轉(zhuǎn)到什么地方。五、 給出設(shè)計(jì)的源程序：module seq(in,out,state,clk,reset);input in,clk,reset; output out;output2:0state;reg2:0state;reg out;parameter s0='d0,s1='d1,s2='d2,s3='d3,s4='d4,s5='d5,s6='d6,s7='d7; always (posedge clk

4、)begin if(reset) begin state<=s0;out<=0;endelse casex(state)s0:beginif(in=0) begin state<=s0;out<=0;endelse begin state<=s1;out<=0;endends1:beginif(in=0) begin state<=s0;out<=0;endelse begin state<=s2;out<=0;endends2:beginif(in=0) begin state<=s0;out<=0;endelse be

5、gin state<=s3;out<=0;endends3:beginif(in=0) begin state<=s4;out<=0;endelse begin state<=s3;out<=0;endends4:beginif(in=0) begin state<=s5;out<=0;endelse begin state<=s1;out<=0;endends5:beginif(in=0) begin state<=s0;out<=0;endelse begin state<=s6;out<=0;end en

6、ds6:beginif(in=0) begin state<=s7;out<=1;endelse begin state<=s2;out<=0;end ends7:beginif(in=0) begin state<=s0;out<=0;endelse begin state<=s1;out<=0;end enddefault:state<=s0;endcaseend endmodule六、給由序列檢測(cè)器的仿真波形圖:七、心得體會(huì):此次實(shí)驗(yàn)，我覺(jué)得既鍛煉了我們的設(shè)計(jì)，由簡(jiǎn)單的抽象理解到實(shí)際認(rèn)知。特別的是使用M2軟件的仿真使我對(duì)它們的功能有了

7、形象的認(rèn)識(shí)，而且還可以幫 助我們檢查出錯(cuò)誤，為以后的工作需要奠定了一定的基礎(chǔ)。在這次實(shí)驗(yàn)中，也要感謝同學(xué)的幫助，相互討論中也使我學(xué)習(xí)了他們不同的思考 方式，使我明白了團(tuán)體合作是很重要的。通過(guò)實(shí)驗(yàn)，我們真正體會(huì)到EDA#來(lái)的方便；通過(guò)仿真，我們能夠很形象地了解 到原理圖的功能。體驗(yàn)到真實(shí)實(shí)驗(yàn)中的情境，增加了對(duì)電子實(shí)驗(yàn)和電子設(shè)計(jì)的信 心。通過(guò)本設(shè)計(jì)，進(jìn)一步加深了對(duì) Verilog HDL語(yǔ)言的理解及應(yīng)用，理解了數(shù)碼管的 工作和譯碼的整個(gè)思路。用Verilog HDL®言來(lái)設(shè)計(jì)電路，思路更清晰，更簡(jiǎn)潔, 實(shí)現(xiàn)起來(lái)更加的得心應(yīng)手。這就是電子系統(tǒng)EDAR好的體現(xiàn)八、思考題：1、 狀態(tài)機(jī)處于S3狀態(tài)時(shí)，若再輸入一個(gè)“ 1”，為什么狀態(tài)機(jī)仍停留在 S3狀態(tài)，而不是其他狀態(tài)？答：因?yàn)檫B續(xù)四個(gè)1 了，而檢測(cè)要求的是三個(gè)1;所以檢測(cè)還是當(dāng)作連續(xù)三個(gè)1來(lái)算。2、 什么叫一點(diǎn)熱碼編碼狀態(tài)機(jī)？答：一位熱碼編碼。采用這種編碼方式，相對(duì)于格雷碼來(lái)說(shuō)雖然增加了觸發(fā)器，但是節(jié)省了組合電路。提高了電路的速度和可靠