集成電路設(shè)計(jì)方法-ch1ppt課件

1、集成電路IC的發(fā)展IC的分類、制造工藝IC設(shè)計(jì)的要求設(shè)計(jì)方法及其特點(diǎn)典型的設(shè)計(jì)流程自頂向下由底向上集成電路設(shè)計(jì)方法和工具的變革設(shè)計(jì)系統(tǒng)的結(jié)構(gòu)框架EDA設(shè)計(jì)工具1959世界第一塊IC誕生于德州儀器和西物電氣公司4個(gè)晶體管/芯片30年的發(fā)展，經(jīng)歷了從SSI、MSI、LSI、VLSI和ULSI的發(fā)展，目前可達(dá)到：40億個(gè)晶體管/芯片600MHz 4GHz 工作頻率0.1um的工藝線寬有人通過計(jì)算得到這樣的結(jié)論：假如用真空電子管而不是集成電路，現(xiàn)在的便攜式計(jì)算機(jī)的內(nèi)存容量所占體積相當(dāng)于紐約世界貿(mào)易中心；假如按集成電路降價(jià)的速度降價(jià)，現(xiàn)在的一輛汽車僅需27美元 1960年Intel公司創(chuàng)始人之一Gord

2、on Moore預(yù)言：集成電路的功能隨時(shí)間呈指數(shù)增長規(guī)律。 每過18個(gè)月,微處理器處理能力增加一倍而價(jià)格不變集成度按18個(gè)月翻番） 1960提出、1965年發(fā)表、1971得到第一次公開驗(yàn)證， IC近40年的發(fā)展歷史完全證實(shí)了Moore的預(yù)言 目前盡管速度放慢，但仍可至少持續(xù)到2019，達(dá)物理極限0.05m線寬工藝，2019年？ 經(jīng)濟(jì)摩爾定律 納斯達(dá)克指數(shù)的摩爾定律從96個(gè)月減至12個(gè)月翻番的加速定律） 納斯達(dá)克指數(shù)的摩爾定律已耗盡燃料，徹底失效，回到 2019年-2000年已徹底失效。 芯片發(fā)展的摩爾定律集成度3年翻兩番的發(fā)展速度目前盡管速度放慢，但仍可至少持續(xù)到2019，達(dá)物理極限0.05

3、m，2019年？ 光纖帶寬需求的超摩爾定律核心網(wǎng)帶寬需求按9個(gè)月翻番速度發(fā)展盡管速度放慢，但需求仍達(dá)14個(gè)月翻番，遠(yuǎn)高于摩爾定律 缺乏能有效消耗帶寬資源的應(yīng)用，特別是視頻應(yīng)用是制約網(wǎng)絡(luò)技術(shù)進(jìn)一步發(fā)展的關(guān)鍵 按處理的信號類型分類 模擬IC 模擬信號是在一定連續(xù)時(shí)間范圍內(nèi)和一定連續(xù)幅度范圍內(nèi)具有確定值的信號，能表達(dá)物理系統(tǒng)狀態(tài)或行為的信息，或簡單地說，是隨時(shí)間變化的物理量，如電壓、電流(或電荷值)、壓力、溫度和電磁波等 對模擬信號進(jìn)行處理的IC稱為模擬IC，如運(yùn)算放大器、AD和DA轉(zhuǎn)換器、連續(xù)時(shí)間濾波器、開關(guān)電容濾波器、乘法器、調(diào)制器和振蕩器等 數(shù)字IC 數(shù)字信號是在時(shí)間和幅度的某些離散點(diǎn)上有確定

4、值的信號 對數(shù)字信號進(jìn)行處理的IC稱為數(shù)字IC，如控制器、微處理器、ROM和RAM等 數(shù)-?；旌螴C 由于模擬采樣技術(shù)和MOS工藝的發(fā)展，一個(gè)芯片能同時(shí)處理數(shù)字和模擬兩種信號，這種IC稱為數(shù)-?；旌螴C 數(shù)-?；旌霞呻娐返陌l(fā)展，出現(xiàn)了系統(tǒng)級芯片(SOC)，它結(jié)合了數(shù)字技術(shù)和模擬技術(shù)，把DA轉(zhuǎn)換器、微處理器和存儲器等集成在單個(gè)芯片上。 按生產(chǎn)的目的分類 通用集成電路： 如微處理器(CPU)芯片、存儲器芯片、計(jì)算機(jī)外圍電路芯片等等。這些芯片生產(chǎn)批量大，對電路的性能和芯片的利用率要求高，而對設(shè)計(jì)的成本、設(shè)計(jì)周期的要求可以放寬。 專用集成電路 ASIC (application specific i

5、ntegrated circuit):或用戶專用IC(customer specific IC) 為某些用戶的專門用途而生產(chǎn)的芯片，或者說是除了通用芯片以外的均屬于ASIC。其特點(diǎn)與通用IC正相反，并且對EDA(電子設(shè)計(jì)自動(dòng)化)工具的要求較高。 如半定制、定制特殊電路、PLD和FPGA電路，也包括采用門陣列和標(biāo)準(zhǔn)單元設(shè)計(jì)并制造的電路。 ASSP (application specific standard product)專用的標(biāo)準(zhǔn)產(chǎn)品 這類集成電路也是采用ASIC技術(shù)設(shè)計(jì)和制造的，但它是作為標(biāo)準(zhǔn)產(chǎn)品買給多個(gè)用戶，它被列入制造商的產(chǎn)品目錄中。 如LAN用電路、圖形處理用集成電路、通信用CODE

6、C等 按設(shè)計(jì)風(fēng)格分類 通用集成全定制(full-custom)方式。 它主要是基于晶體管級的芯片設(shè)計(jì)，芯片中的全部器件及互連線的版圖都是按照系統(tǒng)要求進(jìn)行人工設(shè)計(jì)的，盡量達(dá)到密度高、速度快、面積小和功耗低的要求，因此批量生產(chǎn)時(shí)經(jīng)濟(jì)性好，但是設(shè)計(jì)開發(fā)時(shí)間長，設(shè)計(jì)費(fèi)用高。只有對于大量生產(chǎn)的通用IC或?qū)π阅苡刑厥庖蟮碾娐凡胚m合采用全定制方式。但是最近隨著硅編譯技術(shù)的發(fā)展和設(shè)計(jì)自動(dòng)化程度的不斷提高，EDA工具提供了大量的經(jīng)過精心設(shè)計(jì)好的標(biāo)準(zhǔn)化單元，使得全定制設(shè)計(jì)方法得到越來越廣泛的應(yīng)用。CMOS模擬集成電路的設(shè)計(jì)也屬于這類電路： 半定制(semi-custom)方式。 通常是指門陣列(gate-arr

7、ay)和標(biāo)準(zhǔn)單元(standard-cell)的設(shè)計(jì)方法。半定制芯片設(shè)計(jì)比較容易，用戶一般不需要進(jìn)行最低層的版圖設(shè)計(jì)，初期投資少，從設(shè)計(jì)到成品所需的時(shí)間短。 另外，由于半定制設(shè)計(jì)有規(guī)則的結(jié)構(gòu)，故有利于CAD軟件設(shè)計(jì)。其缺點(diǎn)是芯片的面積比較大，芯片利用率低，適合于要求設(shè)計(jì)成本低、周期短而生產(chǎn)批量小的芯片設(shè)計(jì)。 可編程邏輯器件 (programmable logic device，PLD)方式 其特點(diǎn)是“可編程”，由IC生產(chǎn)廠家提供已經(jīng)封裝好的芯片，芯片的功能由用戶使用EDA工具“寫入其中，編程后的芯片便成為專用集成電路。 PLD包括可編程邏輯陣列(PLA)、可編程陣列邏輯(PAL)、通用陣列邏輯

8、(GAL)、可編程門陣列(PGA)和現(xiàn)場可編程門陣列(FPGA)，其中FPGA的發(fā)展最活躍，其產(chǎn)品的等效門可達(dá)幾十萬門。 PLD進(jìn)一步縮短了設(shè)計(jì)周期，降低了設(shè)計(jì)成本，有的PLD器件允許用戶多次“重寫”，大大方便了用戶，適合于新產(chǎn)品的試制和小批量的生產(chǎn)。其缺點(diǎn)是：由于芯片內(nèi)部連線較長，速度慢；芯片的利用率較低，集成度相對較低 雙極工藝： 這種工藝中基本的有源器件是雙極結(jié)型晶體管(BJT)，故稱雙極工藝。這種工藝生產(chǎn)的電路主要是TTL(transistor-transistor-logic)，即晶體管晶體管邏輯以及ECL(emitter-couple-logic)，即發(fā)射極耦合邏輯。雙極型集成電路

9、的特點(diǎn)是功耗較大，速度比CMOS高(相同工藝水平條件下)，具有較大的負(fù)載能力。 MOS工藝 (metal oxides semiconductor)。 PMOS， PMOS器件的電流由空穴傳導(dǎo) NMOS, NMOS器件的電流由電子傳導(dǎo) 由于硅材料中電子的遷移率是空穴的23倍，所以在相同條件下NMOS工藝比PMOS工藝可使電路實(shí)現(xiàn)更高的工作速度 MOS工藝 (metal oxides semiconductor)。 CMOS(complementary metal oxide semiconductor)工藝則包含兩種工藝 CMOS電路中，NMOS管和PMOS管是成對出現(xiàn)的，其主要特點(diǎn)是功耗低，

10、抗干擾能力強(qiáng)，輸出電壓范圍寬。 CMOS工藝的發(fā)展已經(jīng)十分成熟，占據(jù)了集成電路市場的絕大部分的份額，并且隨著其工藝不斷向亞微米和深亞微米發(fā)展，產(chǎn)品在速度也已經(jīng)趕上并超過了TTL工藝。 Bi-CMOS混合的雙極-CMOS工藝設(shè)計(jì)。 第一： 設(shè)計(jì)時(shí)間。 設(shè)計(jì)時(shí)間不僅僅影響設(shè)計(jì)費(fèi)用和產(chǎn)品成本，而且還會影響到新產(chǎn)品上市參與市場競爭。設(shè)計(jì)時(shí)間過長，會使新產(chǎn)品失去投入市場的機(jī)會 第二 ：設(shè)計(jì)的正確性。 由于集成電路的投片費(fèi)用高，投片之后的電路是無法修改的，所以集成電路的設(shè)計(jì)必須保證一次成功。 設(shè)計(jì)失誤所帶來的不僅僅是投片費(fèi)用的損失，還有設(shè)計(jì)時(shí)間延誤，產(chǎn)品上市的推遲，競爭失敗等一系列的損失； 隨著集成度的增

11、加，在設(shè)計(jì)中引人錯(cuò)誤的幾率也隨著加大。目前在一個(gè)芯片上所集成的往住是很復(fù)雜的電路甚至是一個(gè)系統(tǒng)，對這樣的芯片進(jìn)行一次修改，所花費(fèi)的代價(jià)是昂貴的。因而，必須保證設(shè)計(jì)的正確性。 第三，設(shè)計(jì)成本。 每個(gè)芯片的成本可以由下式計(jì)算而得： CT = CD/V+CP/YN 式中: CT為每個(gè)芯片的成本， CD為開發(fā)費(fèi)用， CP為每片硅片的工藝成本， V為芯片的生產(chǎn)數(shù)量，Y為平均成品率，N為每片硅片上的芯片數(shù)目. 對于小批量生產(chǎn)應(yīng)減小開發(fā)費(fèi)用；對于大批量生產(chǎn)，應(yīng)增加成品率和每一硅片上的芯片數(shù)目 第四，產(chǎn)品的性能。 集成電路的性能主要取決于所選擇的器件結(jié)構(gòu)和電路形式，但是對于高速和低功耗的電路，尤其是深亞微米I

12、C設(shè)計(jì)，互連線的延時(shí)比邏輯門延時(shí)大得多，版圖設(shè)計(jì)中的布局與布線對電路性能的影響很大。因此要獲得高性能的產(chǎn)品，在版圖設(shè)計(jì)中，布局要盡量減小互連線的長度。 第五，設(shè)計(jì)的可測試性。 集成電路設(shè)計(jì)的可測試性，是指犧牲一部分芯片面積，引入測試結(jié)構(gòu)或電路，用以檢查和發(fā)現(xiàn)設(shè)計(jì)中可能存在的錯(cuò)誤和制造工藝中可能出現(xiàn)的問題。 因?yàn)镮C測試費(fèi)用很高，有的專用集成電路的測試費(fèi)用高達(dá)設(shè)計(jì)費(fèi)用的50以上，通過可測性設(shè)計(jì)，變不可測故障為可測故障，縮短測試時(shí)間，減少測試數(shù)據(jù)量，減少甚至擺脫對昂貴測試設(shè)備的依賴，能從根本上降低測試成本。設(shè)計(jì)目標(biāo)：我們希望能在盡可能短的時(shí)間內(nèi)以最低的成本來獲得最佳的設(shè)計(jì)指標(biāo)，而所用的芯片面積又是

13、最小的。問題：要全面達(dá)到這種要求是很困難的，只能進(jìn)行某種折衷解決方法：對很多產(chǎn)品，產(chǎn)量不大或者不允許設(shè)計(jì)的時(shí)間過長，這時(shí)只能對芯片面積或性能做出某種犧牲，并盡可能采用一部分已有的、規(guī)則結(jié)構(gòu)的版圖。為爭取時(shí)間或市場，可先用最短的時(shí)間設(shè)計(jì)出芯片，在占領(lǐng)市場的過程中，再予以改進(jìn)，即進(jìn)行一次再開發(fā)、再設(shè)計(jì)。根據(jù)不同的設(shè)計(jì)要求，設(shè)計(jì)人員可以選擇現(xiàn)有的各種設(shè)計(jì)方法 全定制法(full-custom design approach) 適用于要求得到最高速度、最低功耗和最省面積的芯片設(shè)計(jì)-通用芯片 通常采用隨機(jī)邏輯網(wǎng)設(shè)計(jì)法，但完全由隨即邏輯網(wǎng)組成的芯片不多。目前很多芯片已采用或部分采用規(guī)則結(jié)構(gòu)網(wǎng)絡(luò)(regul

14、ar structured network)，如ROM，RAM或PLA等。這類規(guī)則結(jié)構(gòu)的版圖設(shè)計(jì)比較容易，易于用自動(dòng)設(shè)計(jì)工具實(shí)現(xiàn)。 部分隨機(jī)邏輯網(wǎng)絡(luò)也逐漸走向模塊式結(jié)構(gòu)(modular structure)，如計(jì)數(shù)器、行波進(jìn)位加法器等。這種標(biāo)準(zhǔn)的模塊式結(jié)構(gòu)的版圖設(shè)計(jì)比非標(biāo)準(zhǔn)的隨機(jī)邏輯要容易得多，便于檢查。但應(yīng)該指出，即使規(guī)則結(jié)構(gòu)網(wǎng)絡(luò)被廣泛使用，隨機(jī)邏輯網(wǎng)絡(luò)仍對芯片的性能起著關(guān)鍵的作用。 通常ASIC的設(shè)計(jì)很少采用這種全定制方法，因?yàn)樗脑O(shè)計(jì)周期很長，設(shè)計(jì)成本很高。 定制法(custom design approach) 它適用于芯片性能指標(biāo)比較高而生產(chǎn)批量又比較大的芯片設(shè)計(jì)。通常分為兩大類：

15、(1)標(biāo)準(zhǔn)單元法(standard cell method)?！皹?biāo)準(zhǔn)單元的含義是由于電路中各單元的高度是相等的，只是在寬度上有差別。 (2)通用單元法(general cell method)。又分為積木塊法和混合法兩種。在這類設(shè)計(jì)中各單元的高度和寬度不再相等。 以上兩類方法中，所有的單元事先都經(jīng)過精心設(shè)計(jì)并存在單元庫中，在設(shè)計(jì)時(shí)根據(jù)電路要求從庫中調(diào)出所需單元及壓焊塊，進(jìn)行自動(dòng)布局和布線，最后得到被設(shè)計(jì)電路的掩膜版圖，統(tǒng)稱為庫單元法 特點(diǎn)：設(shè)計(jì)上自由度較大，芯片中沒有無用的單元或晶體管，芯片面積較小。但建立一個(gè)物理單元庫需要很大的初始投資。此外，制造周期較長，成本也較高 半定制法(semi-c

16、ustomdesignapproach) 它適用于要求設(shè)計(jì)成本低、設(shè)計(jì)周期短而生產(chǎn)批量又比較小的芯片設(shè)計(jì)。一般采用此法迅速設(shè)計(jì)出產(chǎn)品并投入市場，在占領(lǐng)市場后再用其它方法進(jìn)行一次“再設(shè)計(jì)”。 半定制法包括數(shù)字電路門陣列和線性陣列(1ine ararray)兩大類。門陣列又分為有通道門陣及門海兩種。 門陣列和線性陣列都是預(yù)先在芯片上已生成了由基本門(或單元)所組成的陣列，即完成了連線以外的所有芯片加工工序。 半定制的含意就是對一批芯片作“單獨(dú)處理”，即單獨(dú)設(shè)計(jì)和制作接觸孔和連線以完成特定的電路要求。這樣就使從設(shè)計(jì)到芯片制作完成的整個(gè)周期大大縮短，因而設(shè)計(jì)和制造成本大大下降， 缺點(diǎn)：門陣列的門利用率

17、較低，芯片面積比起定制設(shè)計(jì)和全定制設(shè)計(jì)的芯片要大。 模塊編譯法(block compiler) 它是一種全自動(dòng)的設(shè)計(jì)方法。先對設(shè)計(jì)模塊的性能進(jìn)行描述，再通過編譯直接得到該電路的掩膜版圖。 這種方法目前適用于ROM、RAM、ALU、寄位移存器、乘法器等規(guī)則結(jié)構(gòu)和模塊式結(jié)構(gòu)的芯片設(shè)計(jì)。 可編程邏輯器件法(programmable logic devices) 它是一種已完成了全部工藝制造的、可以直接從市場上購得的產(chǎn)品。 它本身不具有任何邏輯功能，但一經(jīng)編程就可在該器件上實(shí)現(xiàn)設(shè)計(jì)人員所要求的邏輯功能。因此深受系統(tǒng)設(shè)計(jì)人員的喜愛，這是因?yàn)殚T陣列的“單獨(dú)處理需要由芯片制造商來完成連線工序，而PLD的“可

18、編程則由設(shè)計(jì)者自己通過開發(fā)工具就可完成。 PLD器件的出現(xiàn)，同時(shí)降低了設(shè)計(jì)和制造成本，縮短了設(shè)計(jì)周期。可以說可編程邏輯器件的出現(xiàn)對電子系統(tǒng)的設(shè)計(jì)方法帶來了極大的變革。 基本結(jié)構(gòu)為：以“與矩陣及“或矩陣的結(jié)構(gòu)為基礎(chǔ)，包括有可編程邏輯PAL(programmable arraylogic)、通用可編程陣列邏輯GAL(generic-programmable arrayloic)兩大類。 邏輯單元陣列法(Logic Cell Array, LCA) 該類器件常被稱為FPGA (field programmable gate array)，即現(xiàn)場可編程門陣列，這一稱謂并不確切，因?yàn)樗皇且环N門陣列。

19、LCA與PLD一樣，也是一種已完成了制造，可從市場上直接購得的產(chǎn)品。設(shè)計(jì)人員得到該產(chǎn)品后通過開發(fā)工具對其進(jìn)行“編程來實(shí)現(xiàn)特定的邏輯功能。因此同樣深受設(shè)計(jì)人員的歡迎。 LCA與PLD不同點(diǎn)為，它不是以“與”、“或矩陣這種結(jié)構(gòu)為基礎(chǔ)的。LCA的內(nèi)部由可配置邏輯功能塊(configurable logic block)排成陣列形式，在功能塊之間為內(nèi)連區(qū)，芯片四周為可編程輸入輸出功能塊。 應(yīng)該指出的是，PLD和LCA器件適用于電子系統(tǒng)開發(fā)階段時(shí)采用。目前這兩類器件的價(jià)格較高，因而在系統(tǒng)進(jìn)入大量生產(chǎn)時(shí)，往往由于成本的原因，將PLD和LCA再轉(zhuǎn)換成相應(yīng)的門陣列、或轉(zhuǎn)換成相應(yīng)的標(biāo)準(zhǔn)單元甚至再設(shè)計(jì)為ASIC芯

20、片。 隨著VLSI芯片復(fù)雜性的增加，在整個(gè)芯片中只利用一種設(shè)計(jì)方法已認(rèn)為是不經(jīng)濟(jì)的，因而提出了一種結(jié)構(gòu)化的層次式設(shè)計(jì)方法(structured hierarchical design approach)，它是在一個(gè)芯片的設(shè)計(jì)時(shí)采用多種不同的方法。在一個(gè)芯片上可以有標(biāo)準(zhǔn)單元、通用單元、編譯后的各種模塊，也可以將已設(shè)計(jì)好的版圖縮小利用起來放置在設(shè)計(jì)中。對于那些嚴(yán)重影響性能的模塊則采用全定制法加以精心設(shè)計(jì)。采用這種方法，設(shè)計(jì)周期可以大大縮短，而在性能和芯片面積方面則可以與全定制相比。 典型的結(jié)構(gòu)化層次式設(shè)計(jì)方法 總體來講，集成電路設(shè)計(jì)需經(jīng)歷三個(gè)子過程 高層次綜合 將系統(tǒng)的行為、各個(gè)組成部分的功能及其

21、輸入和輸出用硬件描述語言加以描述，然后進(jìn)行行為級綜合。同時(shí)通過高層次的硬件仿真進(jìn)行驗(yàn)證。 邏輯綜合 通過綜合工具將邏輯級行為描述轉(zhuǎn)換成使用門級單元的結(jié)構(gòu)描述(門級的結(jié)構(gòu)描述稱為網(wǎng)表描述)。同時(shí)還要進(jìn)行門級邏輯仿真和測試綜合。 物理綜合 將網(wǎng)表描述轉(zhuǎn)換成版圖即完成布圖設(shè)計(jì)。這時(shí)對每個(gè)單元確定其幾何形狀、大小及位置，確定單元間的連接關(guān)系。RTL 寄存器傳輸級沿著電子設(shè)計(jì)簡化流程的設(shè)計(jì)路線，其生成的EDA文件流程為：設(shè)計(jì)綜合被定義為兩種不同的設(shè)計(jì)描述之間的轉(zhuǎn)換，或者是指一種將設(shè)計(jì)的行為描述轉(zhuǎn)換成設(shè)計(jì)的結(jié)構(gòu)描述的過程。 高層次綜合也稱為行為級綜合(behavioral synthesis)。它的任務(wù)是

22、將一個(gè)設(shè)計(jì)的行為級描述轉(zhuǎn)換成寄存器傳輸級的結(jié)構(gòu)描述。首先翻譯和分析設(shè)計(jì)的HDL語言描述，在給定的一組性能、面積和/或功耗的條件下，確定需要哪些硬件資源，如執(zhí)行單元、存儲器、控制器、總線等(通常稱這一步為分配(allocation)，以及確定在這一結(jié)構(gòu)中各種操作的次序(通常稱之為調(diào)度(scheduling)。同時(shí)還可通過行為級和寄存器傳輸級硬件仿真進(jìn)行驗(yàn)證。 由于實(shí)現(xiàn)設(shè)計(jì)的功能可能有多種硬件結(jié)構(gòu)，因而高層次綜合的目的是要在滿足目標(biāo)和約束條件下，找到一個(gè)代價(jià)最小的硬件結(jié)構(gòu)，并使設(shè)計(jì)的功能最佳 。是將邏輯級的行為描述轉(zhuǎn)換成邏輯級的結(jié)構(gòu)描述，即邏輯門的網(wǎng)表。邏輯級的行為描述可以是狀態(tài)轉(zhuǎn)移圖、有限狀態(tài)機(jī)

23、，也可以是布爾方程、真值表或硬件描述語言。邏輯綜合過程包括一系列優(yōu)化步驟，如資源共享、連接優(yōu)化和時(shí)鐘分配等。優(yōu)化目標(biāo)是面積最小，速度最快，功耗最低或它們之間的某種折衷。邏輯綜合分成兩個(gè)階段：與工藝無關(guān)的階段，這時(shí)采用布爾操作或代數(shù)操作技術(shù)來優(yōu)化邏輯；工藝映象階段，這時(shí)根據(jù)電路的性質(zhì)(如組合型或時(shí)序型)及采用的結(jié)構(gòu)(多層邏輯、PLD或FPGA)做出具體的映象，將與工藝無關(guān)的描述轉(zhuǎn)換成門級網(wǎng)表或PLD或FPGA的執(zhí)行文件。邏輯綜合優(yōu)化完成后，還需要進(jìn)行細(xì)致的延時(shí)分析和延時(shí)優(yōu)化。此外，還要進(jìn)行邏輯仿真。邏輯仿真是保證設(shè)計(jì)正確的關(guān)鍵步驟。過去通常采用軟件模擬的方法，近年來則強(qiáng)調(diào)硬件仿真手段，如通過PL

24、D或FPGA進(jìn)行仿真。測試綜合是提供自動(dòng)測試圖形生成ATPG (automatic test pattern generation)，為可測性設(shè)計(jì)提供高故障覆蓋率的測試圖形。測試綜合還可消除設(shè)計(jì)中的冗余邏輯，診斷不可測的邏輯結(jié)構(gòu)，還能自動(dòng)插入可測性結(jié)構(gòu)。物理綜合也稱版圖綜合(1ayout synthesis)。它的任務(wù)是將門級網(wǎng)表自動(dòng)轉(zhuǎn)換成版圖，即完成布圖.布圖規(guī)劃(floorplan)是對設(shè)計(jì)進(jìn)行物理劃分，同時(shí)對設(shè)計(jì)的布局進(jìn)行規(guī)劃和分析。在這一步驟中，面向物理的劃分，其層次結(jié)構(gòu)可以與邏輯設(shè)計(jì)時(shí)的劃分有所不同。布圖規(guī)劃可以估算出較為精確的互連延遲信息，預(yù)算芯片的面積以及分析得到何處為擁擠的布線

25、區(qū)域。布局是指將模塊安置在芯片上的適當(dāng)位置，并能滿足一定的目標(biāo)函數(shù)。一般布局時(shí)總是要求芯片面積最小，連線總長最短和電性能最優(yōu)且容易布線。布局又分為初始布局和迭代改善兩個(gè)子步驟。進(jìn)行初始布局的目的是提高布局質(zhì)量及減少下一步迭代改善時(shí)的迭代次數(shù)，而迭代改善是設(shè)法加以優(yōu)化的過程，它是決定布局質(zhì)量的關(guān)鍵。 布線是根據(jù)電路的連接關(guān)系描述(即連接表)，在滿足工藝規(guī)則的條件和電學(xué)性能的要求下，在指定的區(qū)域(面積、形狀、層次等)內(nèi)百分之百地完成所需的互連，同時(shí)要求盡可能優(yōu)化連線長度和通孔數(shù)目。一般有兩種布線方法； 一種是面向線網(wǎng)的布線方法，它是直接對整個(gè)電路進(jìn)行布線，布線時(shí)通常采取順序方式； 另一種稱為分級布

26、線，它將布線問題分為全局布線(global routing)和詳細(xì)布線(detailed routing)。 面向布線區(qū)域的布線方法，這種方法通過適當(dāng)?shù)膭澐郑瑢⒄麄€(gè)布線區(qū)域分為若干個(gè)布線通道區(qū)(Channel)，然后進(jìn)行適當(dāng)?shù)牟季€分配，即將一個(gè)線網(wǎng)的所有端點(diǎn)的走線路徑分配到相應(yīng)的通道區(qū)中；接著是進(jìn)行詳細(xì)布線，對分配到當(dāng)前通道區(qū)中的所有線網(wǎng)段的集合，按照一定的規(guī)則，確定它們在通道中的具體位置。在完成布局、布線后，要對版圖進(jìn)行設(shè)計(jì)規(guī)則檢查，電學(xué)規(guī)則檢查以及版圖與電路圖的一致性檢查，在版圖寄生參數(shù)提取的基礎(chǔ)再次進(jìn)行電路分析(即后模擬)。只有在所有的檢查都通過并被證明正確無誤后，將布圖結(jié)果轉(zhuǎn)換為掩膜文

27、件。然后由掩膜文件設(shè)法生成掩膜版，通常這是通過掩膜版發(fā)生器或電子束制版系統(tǒng)得到的。 芯片設(shè)計(jì)通常分為正向設(shè)計(jì)與逆向設(shè)計(jì)兩大類。正向設(shè)計(jì)通常用來實(shí)現(xiàn)一個(gè)新的設(shè)計(jì)，而逆向設(shè)計(jì)是在剖析別人設(shè)計(jì)的基礎(chǔ)上進(jìn)行某種修改或改進(jìn)。這兩大類中又可分為“自頂向下”(top-down)和“由底向上”(bottom-up)不同的步驟。 “自頂向下的正向設(shè)計(jì)時(shí) 首先需要進(jìn)行行為設(shè)計(jì)，要確定該VLSI芯片的功能、性能及允許的芯片面積和成本等。 其次是進(jìn)行結(jié)構(gòu)設(shè)計(jì)，根據(jù)芯片的特點(diǎn)，將其分解為接口清晰、相互關(guān)系明確的、盡可能簡單的子系統(tǒng)，得到一總體結(jié)構(gòu)。這結(jié)構(gòu)可能包括有算術(shù)運(yùn)算單元、控制單元、數(shù)據(jù)通道、各種算法狀態(tài)機(jī)等。 其

28、三是把結(jié)構(gòu)轉(zhuǎn)換成邏輯圖，即進(jìn)行邏輯設(shè)計(jì)。顯然，同一功能塊可以由多種邏輯設(shè)計(jì)加以實(shí)現(xiàn)。在這一步中，希望盡可能采用規(guī)則結(jié)構(gòu)來實(shí)現(xiàn)和利用已經(jīng)過考驗(yàn)的邏輯元或模塊。 其四是進(jìn)行電路設(shè)計(jì)，邏輯圖將進(jìn)一步轉(zhuǎn)換成電路圖。在很多情況下，這時(shí)需進(jìn)行硬件仿真，以最終確定邏輯設(shè)計(jì)的正確性。 最后是將電路圖轉(zhuǎn)換成版圖，進(jìn)行所謂的版圖設(shè)計(jì)。 “由底向上的正向設(shè)計(jì) 系統(tǒng)劃分和分解 單元設(shè)計(jì) 在單元精心設(shè)計(jì)后逐步向上進(jìn)行功能塊設(shè)計(jì) 子系統(tǒng)設(shè)計(jì) 系統(tǒng)總成。 在正向設(shè)計(jì)時(shí)，也往往有把“自頂向下和“由底向上兩者結(jié)合起來完成一個(gè)芯片設(shè)計(jì)的。 對于逆向設(shè)計(jì)，無論是“自頂向下或是“由底向上”，開始的版圖解剖、電路圖提取和功能分析三步都

29、是必需的，在這以后才分成不同的處理。隨著集成技術(shù)的不斷發(fā)展和集成度的迅速提高，集成電路芯片的設(shè)計(jì)工作越來越復(fù)雜，因而急需在設(shè)計(jì)方法和設(shè)計(jì)工具這兩方面有一個(gè)大的變革，這就是人們經(jīng)常談?wù)摰摹霸O(shè)計(jì)革命”。各種計(jì)算機(jī)輔助工具的涌現(xiàn)以及設(shè)計(jì)方法學(xué)的誕生正是為了適應(yīng)這樣的要求。 回顧30多年來電子系統(tǒng)(集成電路)設(shè)計(jì)自動(dòng)化EDA (electronic-system design automation)的發(fā)展，大致可分為三個(gè)階段 ：70年代的第一代EDA稱為計(jì)算機(jī)輔助設(shè)計(jì)CAD (computer aided design)系統(tǒng) 80年代出現(xiàn)了第二代EDA系統(tǒng)，常稱為計(jì)算機(jī)輔助工程CAE (compute

30、r-aided engineering)系統(tǒng) 。進(jìn)入90年代，從行為、功能級開始的第三代EDA系統(tǒng)，其特點(diǎn)是高層次設(shè)計(jì)的自動(dòng)化HLDA (high level design automation) 。它以交互式圖形編輯和設(shè)計(jì)規(guī)則檢查為特點(diǎn)，硬件采用16位小型機(jī)。邏輯圖輸入、邏輯模擬、電路模擬與版圖設(shè)計(jì)及版圖驗(yàn)證是分別進(jìn)行的，人們需要對兩者的結(jié)果進(jìn)行多次的比較和修改才能得到正確的設(shè)計(jì)。第一代CAD系統(tǒng)的引入使設(shè)計(jì)人員擺脫了繁復(fù)、易出錯(cuò)誤的手工畫圖、機(jī)械刻紅膜的傳統(tǒng)方法，大大提高了效率，因而得到了迅速的推廣。但它仍不能適應(yīng)規(guī)模較大的設(shè)計(jì)項(xiàng)目，而且設(shè)計(jì)周期長、費(fèi)用高。有時(shí)在投片制作后發(fā)現(xiàn)原設(shè)計(jì)存在錯(cuò)

31、誤，不得不返工修改，其代價(jià)非常昂貴 。它以32位工作站為硬件平臺。它集邏輯圖輸入(schematic entry)、邏輯模擬、測試碼生成、電路模擬、版圖設(shè)計(jì)、版圖驗(yàn)證等工具于一體，構(gòu)成了一個(gè)較完整的設(shè)計(jì)系統(tǒng)。特點(diǎn)：以輸入線路圖開始設(shè)計(jì)集成電路，在工作站上完成全部設(shè)計(jì)工作。不僅有設(shè)計(jì)全定制電路的版圖編輯工具，還包括有門陣列、標(biāo)準(zhǔn)單元的自動(dòng)設(shè)計(jì)工具和具有經(jīng)過制造驗(yàn)證的、針對不同工藝的單元庫。對于門陣列、標(biāo)準(zhǔn)單元等電路，系統(tǒng)可完成自動(dòng)布局、自動(dòng)布線功能，因而大大減輕了版圖設(shè)計(jì)的工作量。特點(diǎn)續(xù)）引入了版圖與電路之間的一致性檢查(1ayout versus schematic)工具。可對版圖進(jìn)行版圖參數(shù)

32、提取(LPE)得到相應(yīng)的電路圖，并將此電路圖與設(shè)計(jì)所依據(jù)的原電路圖進(jìn)行比較，從而可發(fā)現(xiàn)設(shè)計(jì)是否有錯(cuò)。將LPE得到的版圖寄生參數(shù)引入電路圖，作一次電路模擬(“后模擬”)，以進(jìn)一步檢查電路的時(shí)序關(guān)系和速度(引入寄生參數(shù)后)是否仍符合原設(shè)計(jì)要求。盡管這些功能的引入保證了投片的一次成功率，但是一致性檢查和“后模擬仍是在設(shè)計(jì)的最后階段才加以實(shí)施的，因而如果一旦發(fā)現(xiàn)錯(cuò)誤，還需修改版圖或修改電路，仍需付出相當(dāng)?shù)拇鷥r(jià)(當(dāng)然可避免投片的損失)。進(jìn)入90年代，芯片的復(fù)雜程度越來越高，數(shù)萬門以至數(shù)十萬門的電路設(shè)計(jì)的需求越來越多。單是依靠原理圖輸入方式已不堪承受，采用硬件描述語言HDL(hardware descri

33、ption language)的設(shè)計(jì)方式就應(yīng)運(yùn)而生，設(shè)計(jì)工作從行為、功能級開始，EDA向設(shè)計(jì)的高層次發(fā)展。特點(diǎn)：是高層次設(shè)計(jì)的自動(dòng)化HLDA(high level design automation)。在第三代EDA系統(tǒng)中，引入了硬件描述語言，一般采用兩種語言即VHDL語言和Verilog HDL語言；引入了行為綜合和邏輯綜合工具。采用較高的抽象層次進(jìn)行設(shè)計(jì)，并按層次式方法進(jìn)行管理，可大大提高處理復(fù)雜設(shè)計(jì)的能力，設(shè)計(jì)所需的周期也大幅度縮短；綜合優(yōu)化工具的采用使芯片的品質(zhì)如面積、速度、功耗等獲得了優(yōu)化，因而第三代EDA系統(tǒng)迅速得到了推廣應(yīng)用。特點(diǎn)續(xù)）硬件描述語言的優(yōu)點(diǎn)極其突出。如對一個(gè)32位的加

34、法器，利用圖形輸入軟件需要輸入500至1000個(gè)門，工件量龐大；而利用HDL語言只需書寫一行AGB+C即可。此外HDL語言的可讀性強(qiáng)，易于修改和發(fā)現(xiàn)錯(cuò)誤。高層次設(shè)計(jì)階段是與具體生產(chǎn)技術(shù)無關(guān)的，即與工藝無關(guān)(technology independent)。一個(gè)HDL原碼可以通過邏輯綜合工具綜合為一個(gè)現(xiàn)場可編程門陣列，即FPGA電路，也可綜合成某一工藝所支持的專用集成電路，即ASIC電路。HDL原碼對于FPGA和ASIC是完全一樣的，僅需更換不同的庫重新進(jìn)行綜合。由于工藝技術(shù)的進(jìn)步，需要采用更先進(jìn)的工藝時(shí)，如從1um技術(shù)改為采用0.8um技術(shù)時(shí)，也可利用原來所書寫的HDL原碼。由于采用了高層次設(shè)計(jì)

35、自動(dòng)化，可使設(shè)計(jì)者在正式投片以前多次改換電路的結(jié)構(gòu)，從而選出最佳方案。 原有的EDA設(shè)計(jì)系統(tǒng)是以軟件工具為核心，新一代系統(tǒng)是一個(gè)統(tǒng)一的、協(xié)同的、集成化的、以數(shù)據(jù)庫為核心的系統(tǒng)。它具有面向目標(biāo)的各種數(shù)據(jù)模型及數(shù)據(jù)管理系統(tǒng)，有一致性較好的用戶界面及用戶界面系統(tǒng)，有采用圖例(paradigm)的設(shè)計(jì)管理環(huán)境和設(shè)計(jì)管理系統(tǒng)。特點(diǎn)：統(tǒng)一的數(shù)據(jù)庫操作的協(xié)同性結(jié)構(gòu)的開放性系統(tǒng)的可移植性主要特點(diǎn)：統(tǒng)一的數(shù)據(jù)庫 數(shù)據(jù)庫中存儲了所有的、各種設(shè)計(jì)視窗信息。包括網(wǎng)表(netlist)、原理圖(schematic)、符號圖(symbolic)、掩膜圖(mask layout)、行為描述(behavior)、模擬結(jié)果(s

36、imulation)以及各種文檔(documentation)等。由于各個(gè)設(shè)計(jì)視窗的數(shù)據(jù)形式和結(jié)構(gòu)有很大的差異，數(shù)據(jù)庫要確定每一設(shè)計(jì)視窗的設(shè)計(jì)數(shù)據(jù)與另一設(shè)計(jì)視窗的設(shè)計(jì)數(shù)據(jù)之間的關(guān)系，并提供對所有工具都有用的中間結(jié)果。各個(gè)工具可直接向數(shù)據(jù)庫寫入或從數(shù)據(jù)庫中讀出數(shù)據(jù)，消除了各工具在轉(zhuǎn)換過程中所產(chǎn)生的數(shù)據(jù)出錯(cuò)現(xiàn)象。 結(jié)構(gòu)的開放性 新一代EDA系統(tǒng)的結(jié)構(gòu)框架具有一定的開放性。通過一種特定的編程語言作為界面可訪問統(tǒng)一數(shù)據(jù)庫。同時(shí)在此結(jié)構(gòu)框架中可嵌入第三者所開發(fā)的設(shè)計(jì)軟件。主要特點(diǎn)續(xù)）操作的協(xié)同性利用對所有工具都有用的中間結(jié)果，可在多窗口的環(huán)境下同時(shí)運(yùn)行多個(gè)工具。例如，當(dāng)版圖編輯器完成了一個(gè)多邊形的設(shè)計(jì)，

37、該多邊形就被存入數(shù)據(jù)庫，被存入的信息對版圖設(shè)計(jì)規(guī)則檢查器同樣有效。在版圖編輯的過程中交替地進(jìn)行版圖設(shè)計(jì)規(guī)則檢查。這樣就可在設(shè)計(jì)過程中尋找錯(cuò)誤，而不再是等到設(shè)計(jì)完成后再進(jìn)行設(shè)計(jì)規(guī)則檢查，避免整個(gè)設(shè)計(jì)過程的反復(fù)。當(dāng)在邏輯窗口中對該邏輯圖的某一節(jié)點(diǎn)進(jìn)行檢查時(shí)，在版圖窗口可同時(shí)看到該節(jié)點(diǎn)所對應(yīng)的版圖區(qū)域。這種協(xié)同操作的并行設(shè)計(jì)環(huán)境使設(shè)計(jì)者能同時(shí)訪問設(shè)計(jì)過程中的多種信息，并分享設(shè)計(jì)數(shù)據(jù) 。系統(tǒng)的可移植性整個(gè)軟件系統(tǒng)可安裝到不同的硬件平臺上(platform)?？山M成一個(gè)由不同型號工作站(workstation)所組成的設(shè)計(jì)系統(tǒng)而共享同一設(shè)計(jì)數(shù)據(jù)?？捎傻蛢r(jià)的個(gè)人計(jì)算機(jī)PC和高性能的工件站共同組成一個(gè)系統(tǒng)。

38、 硬件: 工程工作站W(wǎng)orking station) 微型計(jì)算機(jī)PC 計(jì)算機(jī)網(wǎng)絡(luò) 軟件： 基于工作站的軟件 基于PC機(jī)的軟件框架：軟件框架CFI由CAD框架促進(jìn)會制定，它是介于操作系統(tǒng)和應(yīng)用軟件之間的軟件層次，是EDA的配置規(guī)范高級語言：VHDL-數(shù)字硬件描述語言IEEE-1076標(biāo)準(zhǔn)）、Verilog HDLIEEE-1364標(biāo)準(zhǔn))和SystemC都是設(shè)計(jì)硬件的高級描述語言，前二者為公認(rèn)標(biāo)準(zhǔn)語言；電路EDIF網(wǎng)表: EDIF-Electronic Design Interchange Format,電子設(shè)計(jì)交換格式，可以認(rèn)為是硬件設(shè)計(jì)的匯編語言， 通用的EDIF200標(biāo)準(zhǔn)主要用于電路網(wǎng)表描述

39、；輸出接口規(guī)范:CIF加州理工中間格式Caltech Intermediate Format），版圖輸出的一種格式，此外還有GDSII和PG格式；GerberPCB版圖的一種格式，驅(qū)動(dòng)光繪機(jī)使用。目前國外正籌劃新的PCB數(shù)據(jù)標(biāo)準(zhǔn)，三個(gè)公認(rèn)的候選格式為：Valor的ODB+；IPC的GenCAM和EDIF400；IBISI/O Buffer Information Specification等模擬用文件及庫標(biāo)準(zhǔn)在模擬時(shí)要求輸入設(shè)計(jì)文件和庫文件都有一定的格式標(biāo)準(zhǔn)，這些標(biāo)準(zhǔn)包括：IBIS、Vital、SDF、PDEF、LEF等，EDA工具根據(jù)這些標(biāo)準(zhǔn)可以生成下列文件：按照規(guī)定的格式建造參數(shù)庫，用于工

40、藝映射；生成設(shè)計(jì)仿真、后仿真用的含參數(shù)網(wǎng)表、進(jìn)行反標(biāo)注等數(shù)字系統(tǒng)模塊化設(shè)計(jì)方框圖總體開發(fā)與設(shè)計(jì)，通信系統(tǒng)和網(wǎng)絡(luò)設(shè)計(jì)，目前Cadence的SPW比較好；器件模型庫與系統(tǒng)仿真Logic Modeling公司目前屬Synopsys)提供的Smart Model Library覆蓋了所有商品化器件模型，包括Pentium系列和TMS320C30等各種TTL、CMOS器件；高級語言設(shè)計(jì)與編譯用VHDL等高級語言可以進(jìn)行系統(tǒng)級、寄存器級和門級設(shè)計(jì)，一般分為行為和結(jié)構(gòu)兩種描述風(fēng)格。采用CAD工具，可以完成描述、編輯、模仿、綜合優(yōu)化等設(shè)計(jì)工作?，F(xiàn)在大多數(shù)EDA工具支持VHDL/Verilog HDL/Syst

41、emC等三種語言進(jìn)行高層次設(shè)計(jì)和綜合。其他輸入方式其它輸入方式包括圖形方式和非圖形方式的文本方式，文本方式有真值表、狀態(tài)圖、方程式和電路網(wǎng)表等。ABEL語言也是一種文本，SPICE電路描述也是文本。圖形輸入和文本輸入各有千秋，通常文本方式在頂層，圖形方式在底層，二者并存。CPU-Based軟件實(shí)現(xiàn)途經(jīng)在系統(tǒng)整體方案中可能有硬件部分、軟件部分。這些軟件部分為基于CPU的實(shí)現(xiàn)途徑。CPU包括單片機(jī)、工控機(jī)、PC機(jī)、工作站和小型機(jī)等，也可以是標(biāo)準(zhǔn)數(shù)字信號處理器DSP）。如TMS320*0系列、AT&T的DSP32和Analog的ADSP系列等。模擬電路設(shè)計(jì)模擬電路設(shè)計(jì)以CAA為主， 包括直流

42、、交流、瞬態(tài)等分析；還有溫度、容差分析和優(yōu)化設(shè)計(jì)等內(nèi)容。微波CAD專門的微波設(shè)計(jì)軟件MWSPICE等，包括電路設(shè)計(jì)和版圖設(shè)計(jì)，當(dāng)今發(fā)展方向是MIMICMicrowave/Millimeter Wave Monolithic Integrated Circuit).FPGA芯片設(shè)計(jì)與開發(fā)指可編程一類芯片設(shè)計(jì)，其中GAL、EPLD常用于規(guī)模較小的組合邏輯設(shè)計(jì)，而FPGA用于規(guī)模較大的組合邏輯設(shè)計(jì)；數(shù)字電路設(shè)計(jì)數(shù)字電路設(shè)計(jì)的模擬仿真過程，包括電路圖和版圖兩級的CAD設(shè)計(jì)過程。IEEE1164標(biāo)準(zhǔn)定義了下述九值邏輯系統(tǒng)：U未定）、Z高阻）、-（無關(guān)）、0強(qiáng)制0）、1強(qiáng)制1）、X（ 強(qiáng)制未知） 、L弱0

43、）、H弱1和W弱未知）。ASIC/SOC版圖設(shè)計(jì)設(shè)計(jì)數(shù)字ASIC/SOC電路時(shí)，可以將研制FPGA作為中間的原型試驗(yàn)階段，成功后再用半定制完成設(shè)計(jì)。標(biāo)準(zhǔn)單元、門陣列等半定制方式都要進(jìn)行布局布線等底層版圖設(shè)計(jì)。版圖級的設(shè)計(jì)工具模塊有DRC （Design Rule Check) ； ERC (Electrical Rule Check)LPE (Layout Parameter Extractor)； LVS (Layout Versus Schematic)PCB設(shè)計(jì)PCB設(shè)計(jì)工具接收EDIF格式的電路網(wǎng)表輸入；其輸出是Gerber格式，可以直接驅(qū)動(dòng)光繪機(jī)。在PCB設(shè)計(jì)中，應(yīng)進(jìn)行板級仿真、熱分

44、析、串繞分析和電磁兼容等分析。對ASIC設(shè)計(jì)來說，可供選擇的制造工藝有通用的CMOS工藝適宜高速大電流的ECLTTL工藝將兩者相結(jié)合的BiCMOS工藝極高速的GaAs工藝。這些制造工主流工藝為CMOS工藝。CMOS制造工藝進(jìn)展的標(biāo)志，是以能夠加工的半導(dǎo)體層最細(xì)線條寬度作為特征尺寸。分為以下幾種：(1) 微米級(M，Micron，10-6 m)1.0m以上，系統(tǒng)時(shí)鐘頻率在40MHz以下，集成度規(guī)模在20萬門以下;(2) 亞微米級(SM) 0.6 m左右，時(shí)鐘頻率在100MHz以下，集成度規(guī)模在50 萬門以下； 上述兩種適合于采用門陣列和標(biāo)準(zhǔn)單元一類的半定制設(shè)計(jì)。 (3) 深亞微米級(DSM)0.

45、35 m以下，時(shí)鐘頻率在100MHz以上，集成度規(guī)模在100萬門以上。 (4) 超深亞微米級(VDSM)0.18 m以下，時(shí)鐘頻率在200MHz以上，集成度規(guī)模在500萬門以上。 （0.15、0.13、0.1、0.09、 0.07、 0.05 m ） 目前這些CMOS工藝是并存的，設(shè)計(jì)師需要根據(jù)ASIC應(yīng)用的要求，選擇合適的制造工藝進(jìn)行有針對性的設(shè)計(jì)。 對于實(shí)用化的CMOS工藝，若以線條寬度計(jì)，其改進(jìn)進(jìn)度約為每4年減半。 其工藝線條寬度的變化進(jìn)程如下： 1985年：2.0m； 1989年：1.0 m(微米)； 1993年：0.6 m (亞微米)： 2019年：0.35 m (深亞微米)； 20

46、19年：0.18 m ； 2019年：0.1 m (超深亞微米 );工作站(Working Station)是20世紀(jì)80年代出現(xiàn)的高檔微機(jī)，其品種有SUN、DEC、HP，SGI等公司的產(chǎn)品，工作站普遍采用UNIX操作系統(tǒng)。優(yōu)點(diǎn)：運(yùn)行速度快、圖形功能強(qiáng)、大屏幕、大內(nèi)存、豐富的網(wǎng)絡(luò)功能。SUN工作站在EDA業(yè)界應(yīng)用最廣泛。 1987年，SUN (Stanford University Network) Microsystems公司采用RISC (精簡指令計(jì)算機(jī))技術(shù)發(fā)明了SPARC (Scalable Processor，可升級處理器結(jié)構(gòu))，它既簡單性能又好。利用SPARC技術(shù)又開發(fā)出高速計(jì)算機(jī)

47、芯片。SUN公司工作站的型號為SUN Sparc Station l，2，10，20等系列。再后來推出64位的Ultra Sparc I、III芯片和Ultra 1、2、10等系統(tǒng)。用于網(wǎng)絡(luò)計(jì)算機(jī)設(shè)計(jì)的JAVA語言也是SUN公司的專有產(chǎn)品。SUN工作站的配置和技術(shù)性能32位的CPU；SUNSparc 32位CPU芯片的時(shí)鐘頻率是2545MHz；運(yùn)算速度指標(biāo)為17.8107.3MIPS (Million lnstructions Per Second)和1.819 MFLOPS (每秒浮點(diǎn)運(yùn)算的百萬倍數(shù))；SPEC marks=11.171.4(所謂 SPEC marks，是將多種評估軟件的運(yùn)行

48、時(shí)間和參考時(shí)間的比值再取幾何平均值而成的一個(gè)指標(biāo)數(shù)）8512MB的系統(tǒng)內(nèi)部存儲器；64KB一4MB的高速緩沖存儲器；3.5英寸1.44MB軟盤驅(qū)動(dòng)器；207MB一40GB的硬盤：48倍速的只讀光盤驅(qū)動(dòng)器；標(biāo)準(zhǔn)鍵盤和光電鼠標(biāo)；21英寸的彩色顯示器：2D、3D圖形加速器，32位SBUS擴(kuò)展槽，SCGI接口音頻I/O接口，Ethernet網(wǎng)絡(luò)接口。項(xiàng)目號項(xiàng)目號產(chǎn)產(chǎn) 品品 描描 述述數(shù)數(shù) 量量單單 價(jià)價(jià)單項(xiàng)總價(jià)單項(xiàng)總價(jià)折扣價(jià)折扣價(jià)1Sun V880 System1.1A30-WRF2-04GQFSun V880：2個(gè)750Mhz UltraSparc III 處理器，4GB 內(nèi)存，8MB高速緩存，6個(gè)

49、36GB光纖硬盤，10/100M以太網(wǎng)，IEEE 1394，USB1$117,303$117,303￥281,5271.2X3768APGX64圖形卡1$384$384￥2,6881.3X7146A21 彩顯1$1,300$1,300￥10,7951.4X3582A鍵盤鼠標(biāo)套件1$59$59￥413合計(jì)合計(jì)(USD):$118,987總價(jià)：總價(jià)：￥295,423配置描述：配置描述：Sun V880，2個(gè)個(gè)750Mhz Ultra Sparc III處理器，處理器，4GB內(nèi)存，內(nèi)存，6個(gè)個(gè)36GB硬盤，硬盤，PGX64圖形圖形卡，卡，21顯示器，顯示器，DVD，Solaris 8簡體中文版簡體中

50、文版項(xiàng)目名稱：項(xiàng)目名稱：Sun V880 工作站報(bào)價(jià)工作站報(bào)價(jià)TO:中大中大 陳老師陳老師Tel:Tel:FROM: 神州數(shù)碼有限公司神州數(shù)碼有限公司 鄒愚鄒愚Tel3734; Fax:87543458Tel3734; Fax:87543458Date:Page: 1 / 12003年年9月月13日日的CPU分為兩檔：80*86和奔騰Penfium)系列；操作系統(tǒng)也分為兩檔：DOS (Disk Operation Sysmm，磁盤操作系統(tǒng))和Windows操作系統(tǒng) ； 近20年來，微機(jī)的發(fā)展主要依靠Intel公司CPU的不斷進(jìn)步；從198

51、5年的32位CPU 80386DX問世，它的時(shí)鐘頻率是1633MHz，運(yùn)算速度是34MIPS，可訪問物理存儲器為4GB；1989年，80486DX，將CPU、387、Cache及控制集成于一個(gè)芯片中，其性能達(dá)目54MIPS；1993年，采用亞微米技術(shù)的Pentium，俗稱奔騰、P5或者80586，這種CPU的時(shí)鐘頻率超過100MHz，性能指標(biāo)為112MIPS。2019年，Pentium Pro，俗稱686問世；其后又是Pentiu II、Pentium III盡領(lǐng)風(fēng)騷2019年來推出的Pentium IV2G、等更快的CPU。Intel和HP合作的Intel IA-64，又稱愛騰，這種64位的

52、微機(jī)現(xiàn)在已經(jīng)研制成功。 微機(jī)、工作站都已普遍聯(lián)網(wǎng)，計(jì)算機(jī)的概念和功能都得到質(zhì)的擴(kuò)展。設(shè)計(jì)師可以通過網(wǎng)絡(luò)和文件服務(wù)器來實(shí)現(xiàn)數(shù)據(jù)交換和資源共享。 定義：由具有自主功能的計(jì)算機(jī)通過通信手段相互連接組成的復(fù)合系統(tǒng)，以利于信息交換、資源共享、協(xié)同工作。從概念上計(jì)算機(jī)網(wǎng)絡(luò)由通信子網(wǎng)和資源子網(wǎng)兩部分功能構(gòu)成。 通信子網(wǎng)：負(fù)責(zé)計(jì)算機(jī)之間的通信，即信息傳輸。 資源子網(wǎng)：互連后的計(jì)算機(jī)負(fù)責(zé)對信息進(jìn)行處理，形成信息流的源和宿，向用戶提供共享硬件、軟件及信息資源。 層次：通常將網(wǎng)絡(luò)分為七層，即：物理層、數(shù)據(jù)鏈路層、網(wǎng)絡(luò)層、傳輸層、會話層、表示層、應(yīng)用層。 Internet對所有計(jì)算機(jī)開放, 只要遵守IP網(wǎng)絡(luò)協(xié)議(In

53、ternet Protocol)/TCP傳輸控制協(xié)議(Transmission Control Protocol), 申請IP地址即可入網(wǎng)。 目前EDA工具仍以工作站作為主要安裝平臺。盡管微機(jī)非常普及，但由于歷史的原因，安裝在工作站上的軟件普遍檔次較高、功能較全。工作站平臺上的主流EDA軟件包括：Cadence Synopsys Mentor Zuken Cadence公司創(chuàng)立于1987年，合并了多家EDA公司，包括PCB方面較強(qiáng)的Valid和CCT，現(xiàn)為世界EDA業(yè)界排行第一。研制出的Verilog HDL也已被確定為IEEE-1364標(biāo)準(zhǔn)。其中的Alta-Cadence比較獨(dú)立，它是系統(tǒng)設(shè)

54、計(jì)軟件(原為Comdisco)包括信號處理工作站(SPW，Signal Processing Workstation)，可以完成數(shù)字信號處理(DSP，Digital Signal Processing)系統(tǒng)設(shè)計(jì)及驗(yàn)證；用于通信、雷達(dá)設(shè)計(jì)。SPW有300多個(gè)DSP功能模塊，根據(jù)信號流程框圖生成正確的模擬結(jié)果。它可以自動(dòng)生成C語言代碼，也可以輸出VHDL語言源程序。Synopsys公司在EDA業(yè)界排名第二，但是它的綜合工具居世界第一。它提倡高層設(shè)計(jì)(HLD)，現(xiàn)今有八成的ASIC由高層設(shè)計(jì)。支持VHDL全集，它允許概念級驗(yàn)證，可以自動(dòng)生成特定工藝門一級的網(wǎng)表，包括：VHDL系統(tǒng)仿真器、HDL編譯(

55、翻譯)器、設(shè)計(jì)編譯(優(yōu)化)器、測試矢量生成器(ATPG，AutomaticTestPatternGenerator)，用SmartModel仿真。 其中的Advant!比較獨(dú)立，它是深亞微米ASIC設(shè)計(jì)的專業(yè)化工具，成立于1994年。它兼并了Compass和Meta Microsim (Hspice)，Compass是擁有優(yōu)秀庫單元的設(shè)計(jì)工具；Hspice是模擬ASIC設(shè)計(jì)的優(yōu)秀工具。將Avant!并入Synopsys公司后，使得Synopsys公司的底層設(shè)計(jì)能力大為提升。 Mentor公司創(chuàng)立于1981年，世界排名第三。推出EDA全線產(chǎn)品，包括：(1)設(shè)計(jì)圖輸入；(2)數(shù)字電路設(shè)計(jì)工具；(3)模擬電路分析工具；(4)數(shù)?；旌想娐贩治龉ぞ?；(5)邏輯綜合工具；(6)故障分析模擬工具；(7)PCB設(shè)計(jì)；(8)ASIC設(shè)計(jì)與校驗(yàn)；(9)自動(dòng)測試矢量生成(ATPG)(10)系統(tǒng)設(shè)計(jì)工具；(11)數(shù)字