計(jì)數(shù)器及數(shù)碼顯示實(shí)驗(yàn)報(bào)告

1、北華航天工業(yè)學(xué)院北 華 航 天 工 業(yè) 學(xué) 院課程設(shè)計(jì)報(bào)告（論文） 課設(shè)名稱： EDA技術(shù)與應(yīng)用 設(shè)計(jì)課題：計(jì)數(shù)器及數(shù)碼顯示綜合設(shè)計(jì)專業(yè)班級： B12241 學(xué)生姓名： 白冬雪 田尉均 指導(dǎo)教師： 齊建玲 設(shè)計(jì)時(shí)間： 2014年 12月 15日 北華航天工業(yè)學(xué)院電子工程系 EDA 課程設(shè)計(jì)任務(wù)書姓 名：白冬雪田尉均專 業(yè)：測控技術(shù)與儀器班 級：B12241指導(dǎo)教師：齊建玲職 稱：教授課程設(shè)計(jì)題目：計(jì)數(shù)器及數(shù)碼顯示綜合設(shè)計(jì)已知技術(shù)參數(shù)和設(shè)計(jì)要求：總體設(shè)計(jì)要求：設(shè)計(jì)一個(gè)能在段數(shù)碼管上動態(tài)刷新顯示十進(jìn)制、十二進(jìn)制、六十進(jìn)制、四位二進(jìn)制計(jì)數(shù)器計(jì)數(shù)結(jié)果的語言程序并在EDA實(shí)驗(yàn)開發(fā)系統(tǒng)上實(shí)現(xiàn)該功能。技術(shù)要

2、點(diǎn)：VHDL語言編輯程序、共陰7段數(shù)碼管及FPGA可編程芯片的工作原理與連線。所需儀器設(shè)備：實(shí)驗(yàn)箱，電腦成果驗(yàn)收形式：實(shí)驗(yàn)報(bào)告，硬件實(shí)驗(yàn)結(jié)果參考文獻(xiàn)：李國洪、胡輝、沈明山等編著 EDA技術(shù)與實(shí)驗(yàn) 機(jī)械工業(yè)出版社出版。時(shí)間安排2014年12月14日-15日 編輯VHDL語言程序2014年12月16日 硬件調(diào)試程序2014年12月17日 實(shí)驗(yàn)箱答辯驗(yàn)收指導(dǎo)教師： 齊建玲 教研室主任：王曉 2014年 12月 17日內(nèi) 容 摘 要用VHDL語言在MAX+PLUS2環(huán)境下設(shè)計(jì)一個(gè)帶使能輸入、進(jìn)位輸出及同步清零的十進(jìn)制計(jì)數(shù)器。設(shè)計(jì)一個(gè)帶使能輸入及同步清零的十二進(jìn)制計(jì)數(shù)器。設(shè)計(jì)一個(gè)帶使能輸入及同步清零的六

3、十進(jìn)制加法計(jì)數(shù)器。設(shè)計(jì)一個(gè)四位二進(jìn)制可逆計(jì)數(shù)器。設(shè)計(jì)一個(gè)共陰7段數(shù)碼管控制接口，在時(shí)鐘信號的控制下，使六位數(shù)碼管動態(tài)刷新顯示上述計(jì)數(shù)器的計(jì)數(shù)結(jié)果。最后在EDA實(shí)驗(yàn)開發(fā)系統(tǒng)實(shí)驗(yàn)操作。目 錄一、概述1二、方案設(shè)計(jì)與論證1三、單元電路設(shè)計(jì)與參數(shù)計(jì)算11、十進(jìn)制計(jì)數(shù)器12、十二進(jìn)制計(jì)數(shù)器23、 六十進(jìn)制計(jì)數(shù)器34、 十六進(jìn)制可逆計(jì)數(shù)器45、 六進(jìn)制計(jì)數(shù)器56、 數(shù)據(jù)選擇器67、 4-7譯碼器7四、頂層文件截圖8五、安裝與調(diào)試8六、 心得體會81.實(shí)驗(yàn)注意事項(xiàng)82.收獲與體會9 一、概述 用VHDL語言在MAX+PLUS2環(huán)境下設(shè)計(jì)一個(gè)帶使能輸入、進(jìn)位輸出及同步清零的十進(jìn)制計(jì)數(shù)器。設(shè)計(jì)一個(gè)帶使能輸入及同

4、步清零的十二進(jìn)制計(jì)數(shù)器。設(shè)計(jì)一個(gè)帶使能輸入及同步清零的六十進(jìn)制加法計(jì)數(shù)器。設(shè)計(jì)一個(gè)四位二進(jìn)制可逆計(jì)數(shù)器。設(shè)計(jì)一個(gè)共陰7段數(shù)碼管控制接口，在時(shí)鐘信號的控制下，使六位數(shù)碼管動態(tài)刷新顯示上述計(jì)數(shù)器的計(jì)數(shù)結(jié)果。2、 方案設(shè)計(jì)與論證四個(gè)計(jì)數(shù)器同時(shí)開始計(jì)數(shù)，通過計(jì)數(shù)器的使能端可以隨時(shí)控制計(jì)數(shù)器是否繼續(xù)工作，通過同步清零端可以隨時(shí)把任何一個(gè)計(jì)數(shù)器清零重新開始計(jì)數(shù)。四位二進(jìn)制可逆計(jì)數(shù)器可以隨時(shí)進(jìn)行加計(jì)數(shù)或減計(jì)數(shù)。通過六進(jìn)制計(jì)數(shù)器掃描數(shù)碼管和作為對其他4個(gè)計(jì)數(shù)器的選擇信號，再通過一個(gè)數(shù)據(jù)選擇器選擇出計(jì)數(shù)器的輸出信號，通過4-7譯碼器的輸出信號在數(shù)碼當(dāng)時(shí)鐘信號頻率足夠大時(shí)可以實(shí)現(xiàn)六個(gè)數(shù)碼管“同時(shí)”顯示各計(jì)數(shù)器的計(jì)

5、數(shù)結(jié)果。因?yàn)槿说难劬Ψ直娌怀龈鲾?shù)碼管的快速跳變。所以能實(shí)現(xiàn)所要求的同步計(jì)數(shù)的目的。三、單元電路設(shè)計(jì)與參數(shù)計(jì)算1、十進(jìn)制計(jì)數(shù)器代碼：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY JINZHI10 ISPORT( CLK,en,rst:IN STD_LOGIC; ci :OUT STD_LOGIC; dout :BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0) );END JINZHI10;ARCHITECTURE ABC OF JINZHI10 ISBEGINc

6、i<='1' WHEN dout="1001" AND en='1' ELSE '0'PROCESS(CLK,en,rst)BEGINIF RISING_EDGE(CLK) THEN IF rst='1' THEN dout<=(OTHERS=>'0'); ELSIF en='1' THEN IF dout="1001" THEN dout<="0000" ELSE dout<=dout+1; END IF;

7、END IF;END IF;END PROCESS;END ABC;仿真結(jié)果：2、十二進(jìn)制計(jì)數(shù)器代碼：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY JINZHI12 ISPORT( CLK,en,rst:IN STD_LOGIC; dout :BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0);END JINZHI12;ARCHITECTURE ABC OF JINZHI12 ISBEGINPROCESS(CLK,en,rst)BEGINif RISING_ED

8、GE(CLK) THEN if rst='1'then dout<=(others=>'0'); ELSIF en='1' THENIF dout="1011" THEN dout<="0000" ELSE dout<=dout+1; END IF; END IF;END IF;END PROCESS;END ABC;仿真結(jié)果3、 六十進(jìn)制計(jì)數(shù)器代碼LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED

9、.ALL;ENTITY JINZHI60 ISPORT( CLK,en,rst:IN STD_LOGIC; OL,OH :BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0);END JINZHI60;ARCHITECTURE ABC OF JINZHI60 ISBEGINPROCESS(CLK,en,rst)BEGINIF RISING_EDGE(CLK) THEN IF rst='1' THEN OL<="0000"OH<="0000" ELSIF en='1' THEN IF OL=&q

10、uot;1001" THEN OL<="0000" IF OH="0101" THEN OH<="0000" ELSE OH<=OH+1; END IF; ELSE OL<=OL+1; END IF; END IF;END IF;END PROCESS;END ABC;仿真結(jié)果4、 十六進(jìn)制可逆計(jì)數(shù)器代碼LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY KENI16 ISPORT( CLK,J

11、J,E:IN STD_LOGIC; OL,OH :BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0);END KENI16;ARCHITECTURE ABC OF KENI16 ISBEGIN PROCESS(CLK,JJ,E)BEGINIF RISING_EDGE(CLK) THEN IF E='1' THEN IF JJ='1' THEN IF OL="0101" AND OH="0001" THEN OL<="0000" OH<="0000" E

12、LSIF OL="1001" THEN OL<="0000" OH<=OH+1; ELSE OL<=OL+1; END IF; ELSIF JJ='0' THEN IF OL="0000" AND OH="0000" THEN OL<="0101" OH<="0001" ELSIF OL="0000" THEN OL<="1001" OH<=OH-1; ELSE OL<=O

13、L-1; END IF; END IF; END IF;END IF;END PROCESS;END ABC;仿真結(jié)果5、 六進(jìn)制計(jì)數(shù)器代碼LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY JINZHI6 ISPORT( CLK,E :IN STD_LOGIC; O :BUFFER STD_LOGIC_VECTOR(2 DOWNTO 0);END JINZHI6;ARCHITECTURE ABC OF JINZHI6 ISBEGINPROCESS(CLK,E)BEGINIF RISIN

14、G_EDGE(CLK) THEN IF E='1' THEN IF O="101" THEN O<="000" ELSE O<=O+1; END IF; END IF;END IF;END PROCESS;END ABC;仿真結(jié)果6、 數(shù)據(jù)選擇器代碼LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY XUANZE ISPORT( A,B,C,D,E,F :IN STD_LOGIC_VECTOR(3 DOWNTO 0);

15、I :IN STD_LOGIC_VECTOR(2 DOWNTO 0); O :OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );END XUANZE;ARCHITECTURE ABC OF XUANZE ISBEGINPROCESS(I)BEGINCASE I IS WHEN "000" => O<=A; WHEN "001" => O<=B; WHEN "010" => O<=C; WHEN "011" => O<=D; WHEN "1

16、00" => O<=E; WHEN "101" => O<=F; WHEN OTHERS => NULL;END CASE;END PROCESS;END ABC;仿真結(jié)果7、 4-7譯碼器代碼LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY YM_47 ISPORT( I:IN STD_LOGIC_VECTOR(3 DOWNTO 0); O:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END YM_47

17、;ARCHITECTURE ABC OF YM_47 ISBEGINWITH I SELECTO<="1111110" WHEN "0000", "0110000" WHEN "0001", "1101101" WHEN "0010", "1111001" WHEN "0011", "0110011" WHEN "0100", "1011011" WHEN "0

18、101", "1011111" WHEN "0110", "1110000" WHEN "0111", "1111111" WHEN "1000", "1111011" WHEN "1001", "1110111" WHEN "1010", "0011111" WHEN "1011", "0000000" WHEN OTHERS;END ABC;仿真結(jié)果4、 頂層文件截圖