Basys2數(shù)字電路實驗指導書..

1、1 Basys 2 數(shù)字電路實驗指導 書 同學們先去網(wǎng)上下載 ISE 軟件，破解并安裝！ 一、實驗課目的 EDA實驗課是電子工程類專業(yè)教學中重要的實踐環(huán)節(jié)，包括了 ISE開發(fā)環(huán)境基 本操作及 Verilog 語言、組合邏輯電路設計、流水燈設計、計數(shù)器設計、掃描顯示 電路的驅(qū)動、綜合層次性實驗交通燈或數(shù)字秒表設計實驗。要求學生通過實驗 學會正確使用EDA2 技術，掌握FPGA器件的開發(fā)，熟練使用ISE開發(fā)環(huán)境，掌握Verilog 語言的編程，掌握數(shù)字電路和系統(tǒng)的設計。 通過實驗，使學生加深對課堂專業(yè)教學內(nèi)容的理解，培養(yǎng)學生理論聯(lián)系實際的 能力，實事求是，嚴謹?shù)目茖W作風，使學生通過實驗結(jié)果，利用所

2、學的理論去分析 研究EDA技術。培養(yǎng)學生使用EDA實驗設備的能力以及運用實驗方法解決實際問題 的能力。 二、實驗要求： 1. 課前預習 認真閱讀實驗指導書，了解實驗內(nèi)容； 認真閱讀有關實驗的理論知識； 讀懂程序代碼。 2. 實驗過程 按時到達實驗室； 認真聽取老師對實驗內(nèi)容及實驗要求的講解； 認真進行實驗的每一步，觀察程序代碼與仿真結(jié)果是否相符； 將實驗過程中程序代碼和仿真結(jié)果提交給老師審查； 做完實驗后，整理實驗設備，關閉實驗開發(fā)板電源、電腦電源后方可離開。 3. 實驗報告 按要求認真填寫實驗報告書； 認真分析實驗結(jié)果； 按時將實驗報告交給老師批閱。 三、實驗學生守則 1保持室內(nèi)整潔，不準隨

3、地吐痰、不準亂丟雜物、不準大聲喧嘩、不準吸煙、 不準吃3 東西； 2. 愛護公務，不得在實驗桌及墻壁上書寫刻畫， 不得擅自刪除電腦里面的文件； 3. 安全用電，嚴禁觸及任何帶電體的裸露部分，嚴禁帶電接線和拆線； 4. 任何規(guī)章或不按老師要求操作造成儀器設備損壞須論價賠償。4 目 實驗一 ISE開發(fā)環(huán)境入門五人表決器 . 4 實驗二加法器、乘法器、比較器的設計 . 26 實驗三流水燈 . 28 實驗四計數(shù)器 . 30 實驗五 綜合層次性實驗一一交通燈設計 . 32 實驗六綜合層次性實驗一一數(shù)字秒表設計 . 34 附錄一 basys 2 開發(fā)板資料 . 365 實驗一 ISE開發(fā)環(huán)境入門 一、 實

4、驗目的 1. 了解ISE開發(fā)環(huán)境及基本操作。 2. 熟悉設計方法和步驟。 3. 掌握電路的綜合和實現(xiàn)。 4. 掌握電路仿真與時序分析。 5. 熟悉3/8線譯碼器工作原理和五人表決器設計。 二、 實驗內(nèi)容和基本原理 1. 以3/8線譯碼器為例，總體思路以Basys 2開發(fā)板中的三個撥位開關，SW2SW1,SW0 為三個輸入信號，可以代表8種不同的狀態(tài)，該譯碼器對這8種狀態(tài)譯碼，并把所譯 碼的結(jié)果在八個發(fā)光二級管（LD7LD0）上顯示。 2. 輸入與輸出之間邏輯關系 DO=F*C D1=A*B*C D2=S*B*C D3=A*B*C D4=A*JB* C D5=A*C D6=A*B*C D7=A*

5、B*C 3. 以Basys 2 開發(fā)板中的五個撥 位開關，SW4 SW3,SW2SW1,SW為五個輸入信號，可以代表五個表決的人，當五個 人中有三個以上同意時，則表決通過，并將表決的結(jié)果在 LD0上顯示出來。 4. 其真值表： 輸入 輸出 A B C D E r F 0 0 1 1 1 1 0 1 0 1 1 1 0 1 1 0 1 r 1 0 1 1 1 0 r 1 1 0 0 1 1 1 1 0 1 0 1 1 1 0 1 1 0 1 1 1 r 0 0 1 p 1 1 1 0 1 0 1 輸入端口 I NPUT. 反相器（3個） 3輸入與門（8個） 輸出赭口 t）UlPUT 6 1 1

6、1 0 0 1 0 1 1 1 1 P 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 P 1 1 ： 0 P 1 1 1 1 1 1 1 others 0 5. 輸入與輸出之間邏輯關系 f=abc+abd+abe+acd+ace+ade+bcd+bce+bde+cde; 三、主要儀器和設備 主要儀器和設備：計算機，Basys 2開發(fā)板。 Full Speed Platform Settable Clock USB2Port - Flash Source (JTAG and data transfers) | (ccxifig ROM) (25/50 /10

7、0 MH2) 201 器？ 1 port0 Xilinx Spartan3E-100 CP 132 回 PS/2 VGA Port Pmod Connectors IO Devices Port 圖1 Basys 2開發(fā)板7 -整體功能介紹 4 個外擴 I/O 口 PS吃接口 filGILENT K.Oo&0 卜 YPMD THrOftY - .r .泮褲JB 撥碼開關 I I .ary 慟 | Edi t Vi ew Pro i ect Source Process Tools Window Layout Help Project.- D區(qū)虐區(qū)一苗J Upen froj egt.-.

8、 0p電n Example. Proj eet Browser. Copy Project. Close Proj get * X 匚 VS Ovtrvi 3 Optn. Close Ctrl+M Ctrl+O (top, vhd) Save 蟲.11 Design Frcperties J Enable Message Filtering Optional Desi gn Suam ary C 心 nt ent E Show Clock R port 髯 h F 4a n 1 i nio- P ATI a i “oj eet Fle ： lodule fuel Turret Device：

9、VFOdue世 Versi a De si gn Goal: Desij Str te Envi r ona ent: Lo gi c Utili zat Number o Slic電畧 Nxvibr QF Sli Number of 4 inpu Nwbtr cif bonitd 8 點擊“ Next”后，進入工程設置對話框9 Froject Settias Sp電cify dftvic電 ud project pr&pferties. 產(chǎn)品范圍(product category) Select the devi c e and de si gji flow for tlie pr4

10、 j 電記七 Fr&perty ITam電 All Family Davice Spartan3E XC3S100E 芯片的系列(Family) 具體的芯片型號(Device) fa. - I Fackage Sp eed CP 132 封裝類型(Package) TopLavsl Sour at Typs HDL 速度信息(speed) Syivlhssi E Tool Simulator Preferred Lajugnage Property S-ptci i catiai in Project File Manual Compile Order VKDL Source Anal

11、ysis Standard VMDL-93 仿真工具(Simulator ) 喜歡的語言(VH Enable Message Filtering DL/Verilog) Value 綜合工具(Synthesis Tod) JIST (VHPL/%rjl 耀) :Bifi Q/HDL/VerL噸) 隅 Store all vial lies 點擊“ Next ”按鈕 10 對如下選項進行設置: Family:Sparta n3E Device:XC3S100E Package:CP132 TOP-Level Source : HDL Synthesis Tool : XST(VHDL/Veril

12、og) Simulator : ISim (VHDL/Verilog) Preferred Language : Verilog 點擊“ Next”后，進入工程摘要對話框11 點擊“ Finish ”后，完成工程的創(chuàng)建 12 2、建立Verilog 源文件。 選中器件名字，點擊鼠標右鍵，彈出一個快捷菜單。13 二 TSE Project Navigator (K. TOd) - E: Kilinzedaezpezper i.Bent 1 exp Fil* Edli t View Proj set Source Process Tools Window Layout H lp ；U 內(nèi) G 釦

13、X b x I 4 (N I 加 R R Q 圃 I巨 選中器件名字，點擊鼠標右鍵 選中 New Source 選中“ New Source”，進入新建源文件向?qū)υ捒?，輸入文件?14 15 二 NET Source Vizard Select Source Type S leet surtyp&j fil name and its location. 選擇 VHDL Module 0 二 IP (C0E Gsnsrator & Architecture Wizard) 13 Schem&ti c =1 Usier DOCUJ erllog Test VJWL VHD

14、L VKDL VKDL 輸入”experiment作為VHDL模塊的名字 Module Library Package! T電占七Bench Embedd電d Fr&cessor ejcpejrimentl Location： E:Xilinxedaexp&Kpftrimentl 0 Add tc 點擊“ Next按鈕 點擊“ Next”后，進入定義模塊對話框，進行端口指定。 L Nn Source lizard De fioie ledule Speci fy ports for module. Bus MSB LSB 指定端口 DiMScticn M&diLL nw

15、n s 7 iitpu t w input v 點擊“vext /W J-JL-I I HVXZXL ore Info cel 16 點擊“ Next”后，進入概要對話框 點擊“ Finish ”后，回到ISE主界面17 輸入源程序代碼: module experime nt1( output 7:0 Id, in put 2:0 sw )； assign ld0=sw2&sw1&sw0; assign ld1=sw2&sw1& sw0; assign ld2=sw2& sw1&sw0; assign ld3=sw2& sw1&

16、sw0; assign ld4= sw2&sw1&sw0; assign ld5= sw2&sw1& sw0; assign ld6= sw2& sw1&sw0; assig n ld7= sw2 & sw1 & sw0; en dmodule 3、綜合。?! L La gdii V： bV ?rQJ Aft Fro c EC a t.Z LfidUl Mblp * Lj f jl *- : ft L 1 X 町 e Z* Z 冥 L# 電？ x ? 二 ISE Pro jert Eauigator (V. Tfldl E: YX

17、il imVerfaeipYRiperaent I Xenperd:ent 1 - 5：i se fiEX|ieri.BenT 1 口 / X /i a* . *-訝 Tnjl en entati m JU ai Eiiirii 匚 at 14:43!IB LD/DS/2 口 Li 的 experiment1 Ils Crsited -inrescale Lus / Ips v 文件 exeriMencl Cte-HLe T 呂L 巨 OesiOrL loilule NfiLup t Pr oj ec t Nni ; raraEt Devices: Tool versi口口” 3e sc nd

18、 pt ia n. z 添加代碼到 experimentl.v 文件中 口 iQL 3y- FT4C43149： kparih-CTitl 3M- leiisr呂碎“沖曲廿鴨 r 九幻口 V l iliM F Js* Cent1. xise 一 File gili t Vi ew Froj ect Source Tools WirLdow Lay ou t Help Desi gn + i5 x lcaw品eg驚Qn_View： O jSfe Implementation. (+ Simulati B ehavi ur：dl 耳 experimentl B- O xc3S100e-5cpl32

19、 EBOBBSmBra nsB on 7 8 9 10 11 12 13 14 Design N：aine : Mo du 1 e N ；aine : exper line nt 1 Project. N；aine : Target. Devices : Tool versions: Description: Add Source. Add Copy of Source. FrocesseE: expHrimerLtl +濰 ISim File/Fath Di splay Expand All Colltpit All M曲皿 Cirl+r (3 Dtiign Fi*口pertitis . B

20、 Manual. Compile Order 詩 Implement Top Modul 殺 No Processes Runnin / / / / / / / / u u u u u UUinUHUHUHUHUHUHUHU module experiment1( output 7:0 Id, input 2:0 3W 1) )已pendencies : R已vision: Flevision 匚il - File Created Add it. i 口 na 1 C orEiine nt. s : assign assign assign assign assign assian ld0=s

21、w2SW1sw0; ldl=sw2swl sw0; ld2=sw2 sw1sw0; ld3=sw2 sw1 sw0; ld4= sw2SW1SW0; idrsi= swr2isswrn s swroi: 點擊“ New Source”后，進入選擇源文件類型對話框。 19 選擇關聯(lián)文件Associ ate Soirce Select a source with which to associ ate the new source. experimerLtl 概要二 New Source Tizrd fx Select Source Type Select source type file nam

22、e and its location. |S3 BHl File ChipScope Def ini tion and Cowiecti on File pd Implenneiitatim Constraiiits File IP (CORE at or &. Ar chi tecttire Wi zsrd) 閭 MEM Filfi |=O Schematic |=J User Document Iv Verilog Module Pi Verilog Test Fixture VHDL HBL VHDL VIOL Module Library P ackags Test Bench

23、 Embedded Processor Filie ： test Location： 0 Add to project Cane 電L More Info V ack Cancel r 20 He Source YizaTd SUB ary Frcjsct Kavi gator will create a sktleton sowrca wi th the following specifi cati QRS. Add. to Source Source Sfiuree Project： Yes Directory： E. VXilijiKVedaeixpexpejrimentl TypM V

24、arilog Test Fixtur test, v Association.: eicper imentl More Info Rack 進入仿真測試文件編輯窗口 Vi*w 0 Impleriitiit ation (*) Simul ti on Hierarchy 國 xp -rinientl xc3s,100 -5cp 13 |v uni - txp trill util (eKptrintnll. v Frocesses test 1 輸入測試程序代碼 S3 丿/7廠 糾 25 tttadule test; 26 27 / Inputs 2B reg 2:0 sw; 2 5 3D /

25、Outputs 31 wire 7：0J ldj 32 32 / Instantiate the Unit Under Teat (ULTTJ 33 experiment! uut ( 34 ld(ldU 35 fe3 (9 j 3 7 ); 3日 39 initial begin 4D / Initialize Inputs 41 is ; 2 址3 / laii： 1DD ns for global reset to finish 44 #100? 45 45 / Add stimulus here 47 4B end 49 5D 皀 ndmodiile 51 21 module test

26、; reg 2:0 sw; wire 7:0 Id; experime nt1 uut ( d(ld), .sw(sw) ); in itial beg in sw = 8b000; #100 sw = 3b001; #100 sw = 8b010; #100 sw = 8b011; #100 sw = 8b100; #100 sw = 8b101; #100 sw = 8b110; #100 sw = 8b111; end en dmodule 右鍵單擊“ Simulate Behavioral Model ”彈出快捷菜單，點擊“ run”命令H De-Sh 護 * n ff x 和丹：二

27、Inplementatioii 盤 SinuLalMih 晶 V Mierireh a 口 口 Axpfl-i-inGiitl Q 口 Kc3ilODE=5epl32 血 test (ttst. y) 晶 S3 |v uut _ xp rin4ntl (jjrperinsntL v 圖 Qral Mi ftrarchy 因 experiment! -I Q MslOQ -5cpl32 -回 t電百t (test.v) vul xpriBTitl Si mill Ktion sKP-iriritnU v D N& Freeesz a Kunibin Frocesses nut 一 eKp

28、erameritl B ISiiih Stmulalor O Chak Syntur m K伽 Herm All Si跖p Run With SrrMd Data 號f Kreest Fraprtits. 3. 27 / / lnpuc.9 1 23 reg |2 ;0) sw; 29 30 / Outputs 1 31 wire 7: ldj| 32 33 / Instantiate the Unit Under Test UUT| 34 experlinent 1 uut ( 35 ,ld(ld) f 36 .su (su) 37 ): 3S 39 initial begin 40 3W

29、B1bQOO; I 41 eioo SV = 3jb001; 1 42 sioo “ = e*boio； 43 piao 3V = 6boil; 44 fifiac SV = 6Hbl00: 45 P100 sv - BblOl； iac sv = e*biio； 1 7 #100 su Sblll; 48 endT 49 SO endmodule 51 52 進入ISim仿真器界面，選中Simulation菜單中的“ Run”命令。 顯示仿真波形時序圖 5、編寫約束文件 選中器件名字，點擊鼠標右鍵，彈出一個快捷菜單。 23 ISE Project Navigator (K. TOd) - E

30、:Kilinzedaezpezper i.Bent 1 exp File Eii t View Proj ect Source ProcesE Tools Window Layout H lp ! 選中“ New Source”，進入新建源文件向?qū)υ捒颍斎爰s束文件名。 + t5 x 寸Viar: 晦 Impl mentati on 選中器件名字，點擊鼠標右鍵 cm 上右 Xi, Unsigried Vser LiIrary Modules N電咐 Source. a . Add Source. Add Copy of Source. 也uud. Compile Order Implemen

31、t Top Modul File/Fath Di splay Expand. All Collapse All 巒 Design Proper!ies. 選中 New Source A Ctrl+F O Simulation 24 點擊“ Next”后，進入概要對話框 點擊“ Finish ”后，回到ISE主界面，編輯約束文件。 輸入約束文件代碼 NET sw LOC=K3; NET sw LOC=L3; NET sw LOC=P11NET ld NET ld NET ld NET ld NET ld NET ld NET ld LOC=G1; LOC=卩4; LOC=N4; LOC=N5;

32、LOC=卩6; LOC=卩7; LOC=M11;+ a x i= Simulitioni 崗 exp er i men. tl Q xc3slOOe_5cpl32 experiment 1 (exptriniigntL v) / 1 NE ,F3Wrr LOC=,K ” 2 NET ,r3Wr|h LOC= r,L3 ” 3 NET ,rBWr, LOC=P,P11 4 NET TFldM LOC-,fGlr, 5 NET ，F(xiàn)ldM L0C-R,P4,R 6 NET TFld LOC -144 ” 1 NET ,FldM LOC-NS e NET rFldO,F LOC-P6 9 NET ,

33、FldM LQ匚=”p?” 10 NET LOC-Mil 11 NET ldM LOC=” 3 25 NET ld L0C=M5; 6實現(xiàn) je si gn. F LJ b A. 4= 1 Si mul 2 Viw 揃Implmotion O 殛 Hierarchy 回 experimentl Q ic3sl00e-5cpl32 experimentl.v 文件 p7net Herimentl (experimentl. v) I 6 H Create Date : 14:43:18 10/05/2011 1 U Design Name: 8 H Module Name: experinent

34、1 9 H Project Name: ID H Tar get Devices: 1 H Tool versions: 12 / Description: 1 H 14 H Dependencies: 1 / 1 / Revision: 1 / Revis ion 0.01 - File Created 1 / Add i t io na 1 C orme nt s: / Implenent Design Froeesses: experimenitl Synthesire - XST IksiigD Swnmftry/RepQFt De si 即 Utilities User Consti

35、rd f) ffc Prctixti RLxunixt 進行實現(xiàn) Generate Frcgraimiing File Configur Target Dmiricf! Analyze Design Using ChipSc pe assign 26 27 28 7、生成編程文件 # i w ； 豈 每 Impl en ent at i on O Sinulatioa utpuc input Msign aissign eLssign 29 a=ian 丨 o2ldO -sw2 48Krl *-3W0； ldl -*su2 fi-SKrl 3W0; ld5 *sw2 i swl i*suO;

36、ld3 -*sn2 svl S swDj ; Ldrl - svf21 iswf 11 fi*swfO1 ; Mirarch up er i n enl. 1 ：? x,c3 si 3 31 沱 匕 eKp er in ent 1. uc 電盟匸Eimnejitl (ETpermeiiitl.射| No FTQicesses 珈jining; ocesses * eMer imenLl D sigji SwTiirarTi/tepcprts 審 夢 Design Utilities S Jv User Cjnstrairits OQ STnthire - + f J TnlE 8、下載 r 1

37、(3 LMrr Lrr 1 阻T R口可 V 蠱 A L0C=K3rr; Z NET JpyIa LOC-LS； + 51 x T T T T T 尢中 6 7 R 9 10 exnmenuv 3匚=仲： LOC=Nf,F: L0C=FTP6rF; LOC=PT; LOC=FTMllFr: ge” L0C-M5 Cnfi A&alyse Vesi gn ChifScspt 雙擊生成編程文件 26 將Basys 2開發(fā)板右上角的Mode左邊兩個引腳（PC用跳帽短接（JTAG模式） 將Basys 2開發(fā)板左下角的Power開關打開。 打開Digilent Adept 下載軟件，瀏覽選中編程

38、文件，并進行下載。 9、功能測試 五、實驗步驟 1、 新建一個工程，命名為 vote5.xise。 2、 新建一個Verilog源文件，命名為vote5.v,編寫源文件。 3、 綜合 4、 新建一個測試文件，命名為test.v，編寫測試文件進行波形仿真 5、 新建一個約束文件，命名為vote.ucf。 6實現(xiàn) 7、 生成編程文件 8、 下載 9、 功能測試 27 六、實驗報告要求 1. 寫出設計思想及框圖 2. 簡述設計步驟和調(diào)試過程。包括總體電路設計、相應模塊設計，以及在 ISE 上完 成的設計和仿真。相關文檔包括： Verilog HDL 語言的源代碼（程序要有詳細的注 釋和功能說明）、引

39、腳分配的約束文件、驗證設計功能等設計的所有文檔與調(diào)試的 結(jié)果。 3. 寫出結(jié)論及心得體會。 4. 按照實驗報告模板，撰寫實驗報告。實驗報告各項內(nèi)容都要填好，不能空缺。源 代碼和圖可以打印，其它內(nèi)容手寫。 說明： 1、 模仿3/8譯碼器的操作，寫出下列五人表決器的 VHDL程序并對其進行仿真和下 載測試。 2、 按照實驗報告模板完成實驗報告 具體包括： 實驗目的 實驗內(nèi)容及基本原理 主要實驗設備型號及技術指標（計算機， Basys 2開發(fā)板，ISE開發(fā)環(huán)境）。 實驗方案與測試記錄（實驗方案包括進行實驗的硬件電路、 Verilog程序、操作 步驟，測試記錄包括實驗過程中測得的主要數(shù)據(jù)和現(xiàn)象） 實驗

40、結(jié)果分析 （分析實驗過程中獲得的數(shù)據(jù)、 仿真波形、 現(xiàn)象或問題的正確性和必 然性，分析產(chǎn)生不正確結(jié)果的原因和處理方法 ） 。28 實驗二 加法器、乘法器、比較器的設計 一、 實驗目的 1. 進一步熟悉ISE開發(fā)環(huán)境及基本操作。 2. 掌握兩個四位二進制加法器模塊的設計方法。 3. 掌握兩個四位二進制乘法器模塊的設計方法。 4. 掌握兩個四位二進制比較器模塊的設計方法。 二、 實驗內(nèi)容及基本原理 7. 生成編程文件 8. 下載 9. 功能測試 說明：乘法器和比較器的設計步驟參考加法器的步驟。 四、 主要儀器和設備 主要儀器和設備：計算機, 以Basys 2開發(fā)板上的八個撥碼開關(SW7 SW6,

41、SW5SW4 SW3,SW2SW1,SW0) 為八個輸入信號，其中(SW7 SW6,SW5SW4表示一個四位二進制數(shù)a，(SW3,SW2 SW1,SW表示另一個四位二進制數(shù)b， 能： 號兩個四位二進制加法運算 兩個四位二進制乘法運算 兩個四位二進制比較運算 M5 M11 P7 P6 N5 N4 .P4 G1 LEDs a /吟 LD4 / 心 I J A 三、實驗步驟 1. 新建一個工程，命名為 adder.xise 2. 新建一個Verilog源文件， 3. 綜合 4. 新建一個測試文件，命名為 5. 新建一個約束文件，命名為 6. 實現(xiàn) 命名為 小 結(jié)果在LDKLD0上顯示出來。要求實現(xiàn)如

42、下功 3.3V - o SW1 - SW2 Wr- SW3 *o - - O S W4 w% - O Slide switches 0 adder.v,編寫源文件，實現(xiàn)加法器功能。 test.v adder.ucf 。 ，編寫測試文件進行波形仿真。 Basys 2開發(fā)板。 29 五、 實驗報告要求 1. 寫出設計思想及框圖 2. 簡述設計步驟和調(diào)試過程。包括總體電路設計、相應模塊設計，以及在 ISE 上完 成的設計和仿真。相關文檔包括： Verilog HDL 語言的源代碼（程序要有詳細的注 釋和功能說明）、引腳分配的約束文件、驗證設計功能等設計的所有文檔與調(diào)試的 結(jié)果。 3. 寫出結(jié)論及心得

43、體會。 4. 按照實驗報告模板，撰寫實驗報告。實驗報告各項內(nèi)容都要填好，不能空缺。源 代碼和圖可以打印，其它內(nèi)容手寫。30 實驗三流水燈 一、 實驗目的 1. 進一步熟悉ISE開發(fā)環(huán)境及基本操作。 2. 掌握分頻電路的設計方法。 3. 掌握流水燈的設計方法。 二、 實驗內(nèi)容及基本原理 以Basys 2開發(fā)板上的晶振產(chǎn)生的50M的脈沖作為時鐘信號，先進行分頻，然后 驅(qū)動八個led顯示按照設置的模式顯示。五個撥碼開關，SW4 SW3,SW2SW1,SW為 五個輸入信號，可以控制五種閃爍模式，結(jié)果在LDKLD0上顯示出來。要求實現(xiàn)如下 LEDs 三、實驗步驟 1. 新建一個工程，命名為flashle

44、d.xise 。 2. 新建一個Verilog源文件，命名為flashled.v,編寫源文件，實現(xiàn)交通燈功能 3. 綜合 4. 新建一個測試文件，命名為test.v，編寫測試文件進行波形仿真。 5. 新建一個約束文件，命名為 flashled.ucf 。 6. 實現(xiàn) 7. 生成編程文件 8. 下載 9. 功能測試 四、主要儀器和設備 主要儀器和設備：計算機, 功能： 從右往左依次點亮8個led。 從左往右依次點亮8個led。 從中間往兩邊依次點亮8個led 從兩邊往中間依次點亮8個led 8個led以1Hz的頻率閃爍。 3.3V FPG 一|P1 1 M5 M11 P7 P6 N5 N4 .P

45、4 G1 LDO LD1 LD2 LD3 LD4 LD5 LD6 LD7 sW3 B4 o 33 - o SW5 MA - o - o SW6 Ar- - q SW7 VA- - Q Slide switches F3 E2 N3 Basys 2開發(fā)板。 31 五、實驗報告要求 1. 寫出設計思想及框圖 2. 簡述設計步驟和調(diào)試過程。包括總體電路設計、相應模塊設計，以及在 ISE 上完 成的設計和仿真。相關文檔包括： Verilog HDL 語言的源代碼（程序要有詳細的注 釋和功能說明）、引腳分配的約束文件、驗證設計功能等設計的所有文檔與調(diào)試的 結(jié)果。 3. 寫出結(jié)論及心得體會。 4. 按照實

46、驗報告模板，撰寫實驗報告。實驗報告各項內(nèi)容都要填好，不能空缺。源 代碼和圖可以打印，其它內(nèi)容手寫。32 要求按一次按鍵數(shù)碼管上的數(shù)字加 1 實驗四計數(shù)器 一、 實驗目的 1. 進一步熟悉ISE開發(fā)環(huán)境及基本操作。 2. 計數(shù)器的設計方法。 3. 掌握七段數(shù)碼管顯示模塊的設計方法。 二、 實驗原理 數(shù)碼的顯示方式一般有三種：第一種是字型重疊式；第二種是分段式；第三種 是點陣式。目前以分段式應用最為普遍，主要器件是七段發(fā)光二極管（LED顯示器。 它可分為兩種，一是共陽極顯示器（發(fā)光二極管的陽極都接在一個公共點上），另 一是共陰極顯示器（發(fā)光二極管的陽極都接在一個公共點上，使用時公共點接地）。 Ba

47、sys 2開發(fā)板使用的數(shù)碼管為四位共陽極數(shù)碼管，每一位的共陽極 7段數(shù)碼 管由7段發(fā)光LED組成， 呈條字狀，7個發(fā)光LED的陽極連接在一起， 陽極分別連 接至FPGA相應引腳。anO、an1、an2和an3為四位7段數(shù)碼管的位選擇端。當其值 為“0”時，相應的7段數(shù)碼管被選通。當輸入到7段數(shù)碼管CACG和DP管腳的數(shù) 據(jù)為低電平時，該管腳對應的段變亮，當輸入到 7段數(shù)碼管CACG和DP管腳的數(shù) Display 據(jù)為高電平時，該管腳對應的段變滅。 3.3V AN1 AFJ2 AN3 AM4 I I I I I I I I CACB CCCDCE CFCG 口P Four-digit Seven

48、 Segrrrent Display Common anode Individual cathodes 33 G12 C11 M4 A7 Spartan 3E 三、 實驗步驟 1. 新建一個工程，命名為 counter.xise 。 2. 新建一個Verilog源文件，命名為counter.v,編寫源文件,實現(xiàn)計數(shù)功能。 3. 綜合 3.3V Push buttons 34 4. 新建一個測試文件，命名為test.v，編寫測試文件進行波形仿真。 5. 新建一個約束文件，命名為 counter.ucf 。 6. 實現(xiàn) 7. 生成編程文件 8. 下載 9. 功能測試 四、 主要儀器和設備 主要儀器

49、和設備：計算機，Basys 2開發(fā)板。 五、 實驗報告要求 1. 寫出設計思想及框圖 2. 簡述設計步驟和調(diào)試過程。包括總體電路設計、相應模塊設計，以及在 ISE上完 成的設計和仿真。相關文檔包括： Verilog HDL語言的源代碼（程序要有詳細的注 釋和功能說明）、引腳分配的約束文件、驗證設計功能等設計的所有文檔與調(diào)試的 結(jié)果。 3. 寫出結(jié)論及心得體會。 4. 按照實驗報告模板，撰寫實驗報告。實驗報告各項內(nèi)容都要填好，不能空缺。源 代碼和圖可以打印，其它內(nèi)容手寫。35 實驗五交通燈 一、實驗目的 1. 掌握分頻器的設計方法。 2. 掌握計數(shù)器的設計方法。 3. 掌握狀態(tài)機的設計方法。 、

50、實驗內(nèi)容及基本原理 O 1 2 O 3 4 顯示十字路口東西、南北兩個方向的紅、黃、綠燈的指示狀態(tài)。用兩組紅黃綠 三種顏色燈分別作為東西、南北兩個方向的紅、黃綠燈。變化規(guī)律為東西綠燈亮， 南北紅燈亮東西綠燈閃爍，南北紅燈亮東西黃燈亮，南北紅燈亮東西紅燈亮, 南北綠燈亮一東西紅燈亮，南北綠燈閃爍東西紅燈亮，南北黃燈亮東西綠燈亮, 南北紅燈亮，如此循環(huán)。 紅燈亮30秒，黃燈亮5秒，綠燈亮20秒后閃爍5秒，時間可設置修改，在綠 燈轉(zhuǎn)為紅燈時，要求黃燈先亮5秒鐘，才能變換車道，要求有復位功能。其狀態(tài)轉(zhuǎn) 換如下表所示： 狀態(tài)裝換表 狀態(tài) 東西方向 南北方向 state red1 yellow1 gree

51、 n1 red2 yellow2 gree n2 000 0 0 1 1 0 0 001 0 0 clock1s 1 0 0 010 0 1 0 1 0 0 011 1 0 0 0 0 1 100 1 0 0 0 0 clock1s 101 1 0 0 0 1 0 交通燈信號控制系統(tǒng)一般由晶體振蕩器、分頻器、時間計數(shù)器、控制器以及譯 碼顯示電路組成，根據(jù)設計內(nèi)容要求，其組成框圖如圖所示:36 復 位 信 號 三、 實驗步驟 1. 新建一個工程，命名為trafficlights.xise 。 2. 新建一個Verilog源文件，命名為trafficlights.v, 編寫源文件,實現(xiàn)交通燈功 能。 3. 綜合 4. 新建一個測試文件，命名為test.v，編寫測試文件進行波形仿真。 5. 新建一個約束文件，命名為 trafficlights.ucf 。 6. 實現(xiàn) 7. 生成編程文件 8. 下載 9. 功能測試 四、 主要儀器和設備 主要儀器和設備：計算機，Basys 2開發(fā)板。 五、 實驗報告要求 1. 寫出