EDA技術(shù)及應(yīng)用課程設(shè)計(jì)報(bào)告

1、EDA技術(shù)及應(yīng)用課程設(shè)計(jì)報(bào)告 題目：數(shù)字頻率計(jì)的設(shè)計(jì) 班級(jí)： 自動(dòng)化132 學(xué)生姓名： 王肖亮 指導(dǎo)老師： 潘清明1. 引言1) .數(shù)字頻率計(jì)數(shù)字頻率計(jì)是采用數(shù)字電路制做成的能實(shí)現(xiàn)對(duì)周期性變化信號(hào)頻率測(cè)量的儀器。頻率計(jì)主要用于測(cè)量正弦波、矩形波、三角波和尖脈沖等周期信號(hào)的頻率值。其擴(kuò)展功能可以測(cè)量信號(hào)的周期和脈沖寬度。通常說(shuō)的，數(shù)字頻率計(jì)是指電子計(jì)數(shù)式頻率計(jì)。測(cè)量頻率的方法有很多，按照其工作原理分為無(wú)源測(cè)量法、比較法、示波器法和計(jì)數(shù)法等。計(jì)數(shù)法在實(shí)質(zhì)上屬于比較法，其中最常用的方法是電子計(jì)數(shù)器法。電子計(jì)數(shù)器是一種最常見(jiàn)、最基本的數(shù)字化測(cè)量?jī)x器。數(shù)字計(jì)數(shù)式頻率計(jì)能直接計(jì)數(shù)單位時(shí)間內(nèi)被測(cè)信號(hào)的脈沖數(shù)

2、，然后以數(shù)字形式顯示頻率值。這種方法測(cè)量精確度高、快速，適合不同頻率、不同精確度測(cè)頻的需要。電子計(jì)數(shù)器測(cè)頻有兩種方式：一是直接測(cè)頻法，即在一定閘門時(shí)間內(nèi)測(cè)量被測(cè)信號(hào)的脈沖個(gè)數(shù)；二是間接測(cè)頻法，如周期測(cè)頻法。由于數(shù)字電路的飛速發(fā)展和集成電路的普及，計(jì)數(shù)器的應(yīng)用十分廣泛。利用電子計(jì)數(shù)器測(cè)量頻率具有精度高，顯示醒目直觀，測(cè)量迅速，以及便于實(shí)現(xiàn)測(cè)量過(guò)程自動(dòng)化等一系列突出優(yōu)點(diǎn)，所以該方法是目前最好的。在電子技術(shù)領(lǐng)域，頻率是一個(gè)最基本的參數(shù)。數(shù)字頻率計(jì)作為一種最基本的測(cè)量?jī)x器以其測(cè)量精度高、速度快、操作簡(jiǎn)便、數(shù)字顯示等特點(diǎn)被廣泛應(yīng)用。許多物理量，例如溫度、壓力、流量、液位、PH值、振動(dòng)、位移、速度等通過(guò)傳

3、感器轉(zhuǎn)換成信號(hào)頻率，可用數(shù)字頻率計(jì)來(lái)測(cè)量。尤其是將數(shù)字頻率計(jì)與微處理器相結(jié)合，可實(shí)現(xiàn)測(cè)量?jī)x器的多功能化、程控化和智能化.隨著現(xiàn)代科技的發(fā)展，基于數(shù)字式頻率計(jì)組成的各種測(cè)量?jī)x器、控制設(shè)備、實(shí)時(shí)監(jiān)測(cè)系統(tǒng)已應(yīng)用到國(guó)際民生的各個(gè)方面。2).EDA技術(shù) 現(xiàn)代電子設(shè)計(jì)技術(shù)的核心已日趨轉(zhuǎn)向基于計(jì)算機(jī)的電子設(shè)計(jì)自動(dòng)化技術(shù)，即EDA技術(shù)。EDA技術(shù)是依賴功能強(qiáng)大的計(jì)算機(jī)，在EDA工具軟件平臺(tái)上，對(duì)以硬件描述語(yǔ)言HDL為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)地完成編譯、化簡(jiǎn)、分割、綜合、布局布線以及邏輯優(yōu)化和仿真測(cè)試，直至實(shí)現(xiàn)既定的電路而隨著技術(shù)的進(jìn)步，EDA技術(shù)更多地應(yīng)用到各個(gè)電子系統(tǒng)中已成一種趨勢(shì)，本設(shè)計(jì)主要設(shè)

4、計(jì)一8位10進(jìn)制頻率計(jì)。Quartus II 是Altera公司的綜合性PLD/FPGA開(kāi)發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方式。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功

5、能模塊庫(kù)，使用戶可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。對(duì)第三方EDA工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方EDA工具.2.實(shí)驗(yàn)?zāi)康模?） 熟悉Quartus /ISE Suite/ispLEVER 軟件的基本使用方法。（2） 熟悉GW48-CK或其他EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)的基本使用方法。（3） 學(xué)習(xí)VHDL基本邏輯電路的綜合設(shè)計(jì)應(yīng)用。3.實(shí)驗(yàn)內(nèi)容 設(shè)計(jì)并調(diào)試好8位十進(jìn)制數(shù)字頻率計(jì)，并用GW48-CK或其他EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)（事先應(yīng)選定擬采用的實(shí)驗(yàn)芯片的型號(hào)）進(jìn)行硬件驗(yàn)證。4.實(shí)驗(yàn)要求 （1）畫出系統(tǒng)的原理框圖，說(shuō)明系統(tǒng)中各主要組成部分的功能。 （2）編

6、寫各個(gè)VHDL源程序 （3）根據(jù)系統(tǒng)的功能，選好測(cè)試用例，畫出測(cè)試輸入信號(hào)波形或編好測(cè)試程序。 （4）根據(jù)選用的EDA實(shí)驗(yàn)開(kāi)發(fā)裝置編號(hào)用于硬件驗(yàn)證的管腳鎖定表格或文件。 （5）記錄系統(tǒng)仿真、邏輯綜合及硬件驗(yàn)證結(jié)果。 （6）記錄實(shí)驗(yàn)過(guò)程中出現(xiàn)的問(wèn)題及解決辦法。5.系統(tǒng)設(shè)計(jì)思路 8位十進(jìn)制數(shù)字頻率計(jì)由1個(gè)測(cè)頻控制信號(hào)發(fā)生器TESTCTL、8個(gè)有時(shí)鐘使能的十進(jìn)制計(jì)數(shù)器CNT10、1個(gè)32位鎖存器REG32B組成。以下分別敘述頻率計(jì)各邏輯模塊的功能與設(shè)計(jì)方法。 1）測(cè)頻控制信號(hào)發(fā)生器的設(shè)計(jì) 頻率測(cè)量的基本原理是計(jì)算每秒內(nèi)待測(cè)信號(hào)的脈沖個(gè)數(shù)。這就要求TESTCTL的計(jì)數(shù)使能信號(hào)TSTEN能產(chǎn)生一個(gè)1秒脈

7、寬的周期信號(hào)，并對(duì)頻率計(jì)的每一計(jì)數(shù)器CNT10的ENA使能端進(jìn)行同步控制。當(dāng)TETEN高電平時(shí)，允許計(jì)數(shù)；低電平時(shí)停止計(jì)數(shù)，并保持其所記的數(shù)。在停止計(jì)數(shù)期間，首先需要一個(gè)鎖存信號(hào)LOAD的上跳沿將計(jì)數(shù)器在前1秒鐘的計(jì)數(shù)值鎖存進(jìn)32位鎖存器REG32B中，由外部的7段譯碼器譯出并穩(wěn)定顯示。鎖存信號(hào)之后，必須有一清零信號(hào)CLR_CNT對(duì)計(jì)數(shù)器進(jìn)行清零，為下一秒鐘的技術(shù)操作做準(zhǔn)備。 測(cè)頻控制信號(hào)發(fā)生器的工作時(shí)序，需首先建立一個(gè)由D觸發(fā)器構(gòu)成的二分頻器，在每次時(shí)鐘CLK的頻率取1Hz，而信號(hào)TSTEN的脈寬恰好為1s，可以用作閘門信號(hào)。此時(shí)，根據(jù)測(cè)頻的時(shí)序要求，可得出信號(hào)LOAD和CLR_CNT的邏輯

8、描述。在計(jì)數(shù)完成后，即計(jì)數(shù)使能信號(hào)TSTEN在1S的高電平后，利用其反相值的上跳沿產(chǎn)生一個(gè)鎖存信號(hào)LOAD，0.5s后，CLR_CNT產(chǎn)生一個(gè)清零信號(hào)上跳沿。 測(cè)頻控制信號(hào)發(fā)生器工作時(shí)序 高質(zhì)量的測(cè)頻控制信號(hào)發(fā)生器的設(shè)計(jì)十分重要，設(shè)計(jì)中要對(duì)其進(jìn)行仔細(xì)的實(shí)時(shí)仿真（TIMING SIMULATION），防止可能產(chǎn)生的毛刺。 2）寄存器REG32B的設(shè)計(jì) 設(shè)置鎖存器的好處是，顯示的數(shù)據(jù)穩(wěn)定，不會(huì)由于周期性的清零信號(hào)而不斷閃爍。若已有32位BCD碼存在于此模塊的輸入口，在信號(hào)LOAD的上升沿后即被鎖存到寄存器REG32B的內(nèi)部，并由REG32B的輸出端輸出，然后由實(shí)驗(yàn)板上的7段譯碼器譯成能在數(shù)碼管上顯

9、示的相對(duì)應(yīng)的數(shù)值。 3）十進(jìn)制計(jì)數(shù)器CNT10的設(shè)計(jì) 此十進(jìn)制計(jì)數(shù)器的特殊之處是，有一時(shí)鐘使能輸入端ENA，用于鎖定計(jì)數(shù)值。當(dāng)高電平時(shí)計(jì)數(shù)允許，低電平時(shí)計(jì)數(shù)禁止。6.VHDL源程序1）.有時(shí)鐘使能的十進(jìn)制計(jì)數(shù)器的源程序CNT10.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY CNT10 IS PORT(CLK:IN STD_LOGIC; -計(jì)數(shù)時(shí)鐘信號(hào) CLR:IN STD_LOGIC; -清零信號(hào) ENA:IN STD_LOGIC; -計(jì)數(shù)使能信號(hào) CQ:OUT INTEGER RANGE 0 TO 15; -4位計(jì)數(shù)結(jié)果輸出 CO:O

10、UT STD_LOGIC); -計(jì)數(shù)進(jìn)位END ENTITY CNT10;ARCHITECTURE ART OF CNT10 IS SIGNAL CQI:INTEGER RANGE 0 TO 15; BEGIN PROCESS(CLK,CLR,ENA) IS BEGIN IF CLR='1' THEN CQI<=0; -計(jì)數(shù)器異步清零 ELSIF CLK'EVENT AND CLK='1' THEN IF ENA='1' THEN IF CQI<9 THEN CQI<=CQI+1; ELSE CQI<=0; END

11、 IF; -等于9，則計(jì)數(shù)器清零 END IF; END IF; END PROCESS; PROCESS(CQI) IS BEGIN IF CQI=9 THEN CO<='1' -進(jìn)位輸出 ELSE CO<='0' END IF; END PROCESS; CQ<=CQI;END ARCHITECTURE ART; 2)32位鎖存器的源程序REG32B.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG32B ISPORT(LOAD:IN STD_LOGIC; DIN:IN STD_L

12、OGIC_VECTOR(31 DOWNTO 0); DOUT:OUT STD_LOGIC_VECTOR(31 DOWNTO 0);END ENTITY REG32B;ARCHITECTURE ART OF REG32B ISBEGINPROCESS(LOAD,DIN) ISBEGINIF(LOAD 'EVENT AND LOAD = '1')THENDOUT<=DIN;END IF;END PROCESS;END ARCHITECTURE ART;3) 測(cè)頻控制信號(hào)發(fā)生器的源程序TESTCTL.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_

13、1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY TESTCTL IS PORT(CLK:IN STD_LOGIC; -1HZ測(cè)頻控制時(shí)鐘 TSTEN:OUT STD_LOGIC; -計(jì)數(shù)器時(shí)鐘使能 CLR_CNT:OUT STD_LOGIC; -計(jì)數(shù)器清零 LOAD:OUT STD_LOGIC); -輸出鎖存信號(hào)END ENTITY TESTCTL;ARCHITECTURE ART OF TESTCTL IS SIGNAL DIV2CLK:STD_LOGIC; BEGIN PROCESS(CLK) IS BEGIN IF CLK'EVEN

14、T AND CLK='1' THEN -1Hz時(shí)鐘二分頻 DIV2CLK<=NOT DIV2CLK; END IF;END PROCESS;PROCESS(CLK,DIV2CLK) IS BEGIN IF CLK='0' AND DIV2CLK='0' THEN -產(chǎn)生計(jì)數(shù)器清零信號(hào) CLR_CNT<='1' ELSE CLR_CNT<='0' END IF;END PROCESS;LOAD<=NOT DIV2CLK; TSTEN<=DIV2CLK;END ARCHITECTURE A

15、RT;4） 數(shù)字頻率計(jì)的源程序FREQ.VHD LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY FREQ ISPORT(FSIN: IN STD_LOGIC; CLK: IN STD_LOGIC; DOUT: OUT STD_LOGIC_VECTOR(31 DOWNTO 0);END ENTITY FREQ;ARCHITECTURE ART OF FREQ ISCOMPONENT CNT10 IS -待調(diào)用的有時(shí)鐘使能的十進(jìn)制計(jì)數(shù)器端口定義PORT(CLK:IN STD_LOGIC; CLR:IN STD_LOGIC; ENA:IN STD_LO

16、GIC; CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CO:OUT STD_LOGIC);END COMPONENT CNT10;COMPONENT REG32B IS -待調(diào)用的32位鎖存器端口定義PORT(LOAD:IN STD_LOGIC; DIN:IN STD_LOGIC_VECTOR(31 DOWNTO 0); DOUT:OUT STD_LOGIC_VECTOR(31 DOWNTO 0);END COMPONENT REG32B;COMPONENT TESTCTL IS -待調(diào)用的測(cè)頻控制信號(hào)發(fā)生器端口定義PORT(CLK:IN STD_LOGIC; T

17、STEN:OUT STD_LOGIC; CLR_CNT:OUT STD_LOGIC; LOAD:OUT STD_LOGIC);END COMPONENT TESTCTL;SIGNAL SE,SC,SL:STD_LOGIC;SIGNAL S1,S2,S3,S4,S5,S6,S7,S8:STD_LOGIC;SIGNAL SD:STD_LOGIC_VECTOR(31 DOWNTO 0);BEGINU0:TESTCTL PORT MAP(CLK=>CLK,TSTEN=>SE,CLR_CNT=>SC,LOAD=>SL);U1:CNT10 PORT MAP(CLK=>FSIN

18、,CLR=>SC,ENA=>SE,CQ=>SD(3 DOWNTO 0),CO=>S1);-名字關(guān)聯(lián)U2:CNT10 PORT MAP(CLK=>S1, CLR=>SC,ENA=>SE,CQ=>SD(7 DOWNTO 4),CO=>S2);U3:CNT10 PORT MAP(S2,SC,SE,SD(11 DOWNTO 8),S3);-位置關(guān)聯(lián)U4:CNT10 PORT MAP(S3,SC,SE,SD(15 DOWNTO 12),S4);U5:CNT10 PORT MAP(S4,SC,SE,SD(19 DOWNTO 16),S5);U6:CNT10 PORT MAP(S5,SC,SE,SD(23 DOWNTO 20),S6);U7:CNT10 PORT MAP(S6,SC,SE,SD(27 DOWNT