半導(dǎo)體物理劉恩科答案

1、第一題：摩爾定律：一個(gè)芯片上的晶體管數(shù)目大約每十八個(gè)月增長一倍。噪聲容限：為了使一個(gè)門的穩(wěn)定性較好并且對噪聲干擾不敏感，應(yīng)當(dāng)使“0和“1的區(qū)間越大越好。一個(gè)門對噪聲的靈敏度是由低電平噪聲容限NML和高電平噪聲容限NMH來度量的，它們分別量化了合法的“0和“1的范圍，并確定了噪聲的最大固定閾值： NML =VIL - VOL NMH =VOH - VIH溝道長度調(diào)制：在理想情況下，處于飽和區(qū)的晶體管的漏端與源端的電流是恒定的，并且獨(dú)立于在這兩個(gè)端口上外加的電壓。但事實(shí)上導(dǎo)電溝道的有效長度由所加的VDS調(diào)制：增加VDS將使漏結(jié)的耗盡區(qū)加大，從而縮短了有效溝道的長度。開關(guān)閾值：電壓傳輸特性VTC曲線

2、與直線Vout=Vin的交點(diǎn)。扇入：一個(gè)門輸入的數(shù)目。傳播延時(shí)：一個(gè)門的傳播延時(shí)tp定義了它對輸入端信號變化的響應(yīng)有多快。它表示一個(gè)信號通過一個(gè)門時(shí)所經(jīng)歷的延時(shí)，定義為輸入和輸出波形的50%翻轉(zhuǎn)點(diǎn)之間的時(shí)間。由于一個(gè)門對上升和下降輸入波形的響應(yīng)時(shí)間不同，所以需定義兩個(gè)傳播延時(shí)。tpLH定義為這個(gè)門的輸出由低至高翻轉(zhuǎn)的響應(yīng)時(shí)間，而tpHL那么為輸出由高至低翻轉(zhuǎn)的響應(yīng)時(shí)間。傳播延時(shí)tp定義為這兩個(gè)時(shí)間的平均值：tp=(tpLH+tpHL)/2。設(shè)計(jì)規(guī)那么：定義設(shè)計(jì)規(guī)那么的目的是為了能夠很容易地把一個(gè)電路概念轉(zhuǎn)換成硅上的幾何圖形。設(shè)計(jì)規(guī)那么的作用就是電路設(shè)計(jì)者和工藝工程師之間的接口，或者說是他們之間

3、的協(xié)議。設(shè)計(jì)規(guī)那么是指導(dǎo)幅員掩膜設(shè)計(jì)的對幾何尺寸的一組規(guī)定。它們包括圖形允許的最小寬度以及在同一層和不同層上圖形之間最小間距的限制與要求。速度飽和效應(yīng)：對于長溝MOS管，載流子滿足公式： = -(x)。公式說明載流子的速度正比于電場，且這一關(guān)系與電場強(qiáng)度值的大小無關(guān)。換言之，載流子的遷移率是一個(gè)常數(shù)。然而在水平方向電場強(qiáng)度很高的情況下，載流子不再符合這一線性模型。當(dāng)沿溝道的電場到達(dá)某一臨界值c時(shí)，載流子的速度將由于散射效應(yīng)即載流子間的碰撞而趨于飽和。建立時(shí)間：在時(shí)鐘翻轉(zhuǎn)之前數(shù)據(jù)輸入必須有效的時(shí)間。邏輯努力：一個(gè)邏輯門的邏輯努力告訴我們，當(dāng)假定這個(gè)邏輯門的每一個(gè)輸入只代表與一個(gè)反相器相同的輸入電

4、容時(shí)，在產(chǎn)生輸出電流方面它比這個(gè)反相器差多少?；蛳喈?dāng)于說，邏輯努力表示一個(gè)門與一個(gè)反相器提供相同的輸出電流時(shí)它所表現(xiàn)出的輸入電容比反相器大多少。時(shí)序邏輯電路：電路的輸出不僅與當(dāng)前的輸入數(shù)據(jù)有關(guān)，而且也與輸入信號以前的值有關(guān)。流水線：流水線是一項(xiàng)提高資源利用率的技術(shù)，它增加了電路的數(shù)據(jù)處理量。我們在邏輯塊之間插入存放器，這使得一組輸入數(shù)據(jù)的計(jì)算分布在幾個(gè)時(shí)鐘周期中。這一計(jì)算過程以一種裝配線的形式進(jìn)行，因此得名流水線。第二題：功耗來源有3點(diǎn):1)動態(tài)功耗:由電容充放電引起的功耗;2)短路功耗或交變功耗:由于電源和地的直接通路引起的功耗;3)靜態(tài)功耗:由漏電引起,主要包括PN結(jié)反偏漏電和亞閾值漏電。

5、動態(tài)功耗的表達(dá)式為：Pdyn=CLVdd2f。可見要減小動態(tài)功耗可以減小Vdd，CL及f。1） 減小Vdd，可以采用降低電壓擺幅的方法，用NMOS代替PMOS，利用閾值損失，使Pdyn=CLVddVdd-Vtf。Vdd降低是實(shí)現(xiàn)低壓低功耗設(shè)計(jì)的有效方法，但是Vdd降低，會影響電路性能，例如噪聲干擾作用會增大。2） 減低CL，包括本征電容、扇出電容、及引線電容。合理設(shè)計(jì)幅員，減小寄生電容。3） 降低f，頻率降低會影響系統(tǒng)性能，因此要折中考慮。第三題：第四題：a) Nmos:VGS=2.5V，VDS=2.5V 1夾斷飽和ID=(k/2)(W/L)(VGS-VT)2(1+VDS) =(115

6、5;10-6/2)(2.5-0.43)2(1+0.06×2.5)A 2考慮速度飽和效應(yīng)。因?yàn)閂min=min(VGS-VT，VDSAT，VDS)= VDSATID=k(W/L)(VGS-VT)VDSAT-VDSAT2/2(1+VDS)=146APmos:VGS= -0.5V，VDS=5V夾斷飽和，且因?yàn)閂max=Max(VGS-VT，VDSAT，VDS)= VGS-VT 并未到達(dá)速度飽和 ID=(k/2)(W/L)(VGS-VT)2(1+VDS) =(30×10-6/2)(0.5-0.4)2(1+×1.25) =Ab) Nmos:VGS=V，VDS=V1假設(shè)不考慮

7、速度飽和，那么晶體管工作在線性區(qū) ID=k(W/L)(VGS-VT)VDS-VDS2/2 =115×10-6(-0.43)2/2 =A假設(shè)加上夠到長度調(diào)制效應(yīng)ID=k(W/L)(VGS-VT)VDS-VDS2/2 (1+VDS)(1+×)×1.132=507A2考慮速度飽和，因?yàn)閂min=min(VGS-VT，VDSAT，VDS)= VDSAT 晶體管速度飽和ID=k(W/L)(VGS-VT)VDSAT-VDSAT2/2=185A假設(shè)加上夠到長度調(diào)制效應(yīng)ID= k(W/L)(VGS-VT)VDSAT-VDSAT2/2 (1+VDS) =185×APmos

8、:VGS=V，VDS=V1假設(shè)不考慮速度飽和，那么晶體管未發(fā)生夾斷，工作在線性區(qū)線性ID=k(W/L)(VGS-VT)VDS-VDS2/2 =30×10-6(-0.4)2/2 =A假設(shè)加上夠到長度調(diào)制效應(yīng) ID=k(W/L)(VGS-VT)VDS-VDS2/2 (1+VDS) ×A2考慮速度飽和，因?yàn)閂max=Max(VGS-VT，VDSAT，VDS)= VDSAT=-1v晶體管速度飽和ID=k(W/L)(VGS-VT)VDSAT-VDSAT2/2=48A假設(shè)加上夠到長度調(diào)制效應(yīng)ID=k(W/L)(VGS-VT)VDS-VDS2/2 (1+VDS) =48×A第五

9、題：a)范圍是從0.4V到2.07V。因?yàn)镻MOS是一個(gè)弱下拉器件，NMOS是一個(gè)弱上拉器件。b)對于一個(gè)輸入從0V到2.5V的翻轉(zhuǎn)，從電源獲得的能量為： PMOS管將會關(guān)斷，NMOS管的能量損耗將是： 對于一個(gè)輸入從2.5V到0V的翻轉(zhuǎn)，NMOS管將會關(guān)斷，從電源處沒有獲得能量。PMOS器件上的能量損耗為： c)當(dāng)輸入為高電平、電容充電時(shí)，PMOS器件關(guān)斷，NMOS速度飽和?？偟碾妷悍秶鸀閺?.4V到2.04V，所以中點(diǎn)為1.24V。我們可以用平均電流的方法來近似計(jì)算tpLH。對于速度飽和的NMOS管： 求解V=0.4V和V=1.24V時(shí)的電流，求平均產(chǎn)生一個(gè)平均電流值：404A。然后： d

10、)當(dāng)Vout到達(dá)VOH時(shí)，PMOS將深度截止。因此我們只考慮NMOS。我們可以用數(shù)表達(dá)閾值電壓方程如下： 這個(gè)方程只有一個(gè)變量，可以解出Vtn=0.8V第六題：建立時(shí)間可以為負(fù)值，保持時(shí)間為3個(gè)反相器的延遲時(shí)間之和，延遲時(shí)間為x放電時(shí)間加1個(gè)反相器的延遲時(shí)間。Pdyn=CLVdd2fa第七題：上沿觸發(fā)存放器正存放器將正、負(fù)latch位置調(diào)整，可變?yōu)樨?fù)沿觸發(fā)存放器當(dāng)時(shí)鐘處于低電平時(shí)，T1導(dǎo)通T2關(guān)斷，輸入D被采樣到節(jié)點(diǎn)QM上。在此期間，T3和T4分別關(guān)斷和導(dǎo)通。交叉耦合的反相器I5，I6保持從鎖存器的狀態(tài)。當(dāng)時(shí)鐘上升到高電平時(shí)，主級停止采樣輸入并進(jìn)入維持狀態(tài)。T1關(guān)斷T2導(dǎo)通，交叉耦合的反相器I

11、2和I3保持QM狀態(tài)。同時(shí)，T3導(dǎo)通T4關(guān)斷，QM被復(fù)制到輸出Q上。第八題： 時(shí)鐘偏差和抖動的來源：1時(shí)鐘信號的產(chǎn)生本身就會引起抖動：時(shí)鐘產(chǎn)生電路對器件的本征噪聲和電源電壓的變化敏感，噪聲會引起時(shí)鐘信號的暫時(shí)改變，并不經(jīng)過濾的通過時(shí)鐘驅(qū)動器傳播到觸發(fā)器，從而引起周期至周期的時(shí)鐘周期變化2器件制造過程中的偏差：由于工藝的偏差，使得在不同路徑上緩沖器的器件參數(shù)也不盡相同，從而引起靜態(tài)時(shí)鐘偏差3互連偏差：互連線垂直和橫向尺度的偏差造成芯片上互連電容和電阻的不同，從而造成不同路徑間的時(shí)鐘偏差4電源電壓：供電變化是造成時(shí)鐘抖動的主要原因，經(jīng)過緩沖器的延時(shí)與電源電壓密切相關(guān)，因?yàn)樗苯佑绊懢w管的驅(qū)動能力5溫度：芯