可編程復(fù)習(xí)內(nèi)容總結(jié)

1、復(fù)習(xí)內(nèi)容總結(jié)nFPGA部分. 關(guān)于本門(mén)課程的一些概念性東西，比如PLD、FPGA、CPLD等一些重要器件的概念，功能，基本結(jié)構(gòu)；現(xiàn)代數(shù)字系統(tǒng)的設(shè)計(jì)方法，F(xiàn)PGA的設(shè)計(jì)流程，本門(mén)課重點(diǎn)是基于Quartus的相關(guān)知識(shí)點(diǎn)1.1可編程邏輯器件基礎(chǔ) n1.1.1 概述n可編程邏輯器件（Programmable Logic Device，簡(jiǎn)稱為 PLD）是20世紀(jì)70年代發(fā)展起來(lái)的一種新型邏輯器件，是目前數(shù)字系統(tǒng)設(shè)計(jì)的主要硬件基礎(chǔ)。lPROMlFPLAlPALlGALlEPLDlCPLDlFPGA其中EPLD、CPLD、 FPGA的集成度較高，屬于高密度PLD。目前生產(chǎn)和使用的PLD產(chǎn)品主要有:1.1.3

2、 可編程邏輯器件的 基本結(jié)構(gòu)和電路表示方法n1. 可編程邏輯器件的基本結(jié)構(gòu)可編程邏輯器件的基本結(jié)構(gòu)n可編程邏輯器件種類較多，不同廠商生產(chǎn)的可編程邏輯器件的結(jié)構(gòu)差別較大?？删幊踢壿嬈骷幕窘Y(jié)構(gòu)由:1.輸入緩沖電路2.與陣列3.或陣列4.輸出緩沖電路等4部分組成。 1. 可編程邏輯器件的基本結(jié)構(gòu)n其中輸入緩沖電路主要用來(lái)對(duì)輸入信號(hào)進(jìn)行預(yù)處理，以適應(yīng)各種輸入情況，例如產(chǎn)生輸入變量的原變量和反變量；n“與陣列”和“或陣列”是PLD器件的主體，能夠有效地實(shí)現(xiàn)“積之和”形式的布爾邏輯函數(shù)；n輸出緩沖電路主要用來(lái)對(duì)輸出信號(hào)進(jìn)行處理，用戶可以根據(jù)需要選擇各種靈活的輸出方式（組合方式、時(shí)序方式），并可將反饋信

3、號(hào)送回輸入端，以實(shí)現(xiàn)復(fù)雜的邏輯功能。 2. PLD電路的表示方法 n（1）PLD連接的表示法連接的表示法n PLD中陣列交義點(diǎn)上有3種連接方式：n硬線連接、接通連接和斷開(kāi)連接。（a）硬線連接（不可編程） （b）接通連接 (c) 斷開(kāi)連接圖1.1.9 PLD中陣列交義點(diǎn)上的3種連接方式（2）輸入）輸入/反饋緩沖單元表示法反饋緩沖單元表示法nPLD的輸入緩沖器和反饋緩沖器都采用互補(bǔ)的輸出結(jié)構(gòu)，以產(chǎn)生原變量和反變量?jī)蓚€(gè)互補(bǔ)的信號(hào)，如圖1.1.10所示。A是輸入，B和C是輸出，真值表如表1.1.1所示。 AB C010 11 0圖1.1.10 PLD緩沖器 表1.1.1 PLD緩沖器真值表 從真值表可

4、見(jiàn)：BA ，C （3） PLD與門(mén)表示法與門(mén)表示法n與陣列是PLD中的基本邏輯陣列，它們由若干個(gè)與門(mén)組成，每個(gè)與門(mén)都是多輸入、單輸出形式。以三輸入與門(mén)為例，其PLD表示法如圖1.1.11所示，圖中DA * B * C 圖1.1.11 3輸入端的PLD與門(mén)圖1.1.12為4輸入端與門(mén)電路，PA*B*D。圖1.1.13為4輸入端與門(mén)電路，PA*圖1.1.12 4輸入端與門(mén)圖1.1.13 4輸入端與門(mén) *B*0 （4）PLD或門(mén)表示法或門(mén)表示法n或陣列也是PLD中的基本邏輯陣列，它們由若干個(gè)或門(mén)組成，每個(gè)或門(mén)都是多輸入、單輸出形式。以4輸入與門(mén)為例，其PLD表示法如圖1.1.14所示，圖中YP1P3

5、P4 圖1.1.14 4輸入端的PLD或門(mén)n例：一個(gè)PLD異或門(mén)電路如圖1.1.15所示。圖中 圖1.1.15 PLD異或門(mén)連接圖 2. 現(xiàn)代數(shù)字系統(tǒng)的設(shè)計(jì)方法現(xiàn)代數(shù)字系統(tǒng)的設(shè)計(jì)方法 n現(xiàn)代數(shù)字系統(tǒng)的設(shè)計(jì)采用“ Topdown”（自頂向下）設(shè)計(jì)方法，設(shè)計(jì)步驟如右邊圖1.2.1所示。 1.2.2 優(yōu)秀FPGA設(shè)計(jì)的重要特征n可讀性n可重復(fù)性n可測(cè)性1.3.1 可編程邏輯器件的一般設(shè)計(jì)流程n 可編程邏輯器件的設(shè)計(jì)過(guò)程是利用EDA開(kāi)發(fā)軟件和編程工具對(duì)器件進(jìn)行開(kāi)發(fā)的過(guò)程?？删幊踢壿嬈骷囊话阍O(shè)計(jì)流程如圖1.3.1所示，包括七個(gè)步驟。圖1.3.1可編程邏輯器件的一般設(shè)計(jì)流程第二 FPGA器件n對(duì)FPGA

6、結(jié)構(gòu)中一些重要組成部分的功能能夠進(jìn)行描述，比如LUT、CLB、IOB、BlockRAM、DLL、IP等等l查找表查找表(Look-Up-Table)結(jié)構(gòu)結(jié)構(gòu) 查找表查找表(Look-Up-Table)簡(jiǎn)稱為簡(jiǎn)稱為L(zhǎng)UT，LUT本本質(zhì)上就是一個(gè)質(zhì)上就是一個(gè)RAM。 目前目前FPGA中多使用中多使用4輸入的輸入的LUT，所以每一，所以每一個(gè)個(gè)LUT可以看成是一個(gè)有可以看成是一個(gè)有4位地址線的位地址線的RAM。當(dāng)用。當(dāng)用戶通過(guò)原理圖或戶通過(guò)原理圖或HDL語(yǔ)言描述一個(gè)邏輯電路以后，語(yǔ)言描述一個(gè)邏輯電路以后，PLD/FPGA開(kāi)發(fā)軟件會(huì)自動(dòng)計(jì)算邏輯電路的所有可開(kāi)發(fā)軟件會(huì)自動(dòng)計(jì)算邏輯電路的所有可能結(jié)果，并把

7、真值表能結(jié)果，并把真值表(即結(jié)果即結(jié)果)寫(xiě)入寫(xiě)入RAM，這樣，每，這樣，每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址去輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址去進(jìn)行查表，找出地址對(duì)應(yīng)的內(nèi)容，然后輸出即可。進(jìn)行查表，找出地址對(duì)應(yīng)的內(nèi)容，然后輸出即可。 1.1 FPGA的基本工作原理的基本工作原理 LUT示例芯片組成芯片組成 1.2 FPGA的芯片結(jié)構(gòu)的芯片結(jié)構(gòu) 主要有可編程輸入主要有可編程輸入/輸出單元、基本可編程邏輯單輸出單元、基本可編程邏輯單元、內(nèi)嵌元、內(nèi)嵌SRAM、布線資源、底層嵌入功能單元、布線資源、底層嵌入功能單元和內(nèi)嵌專用單元等和內(nèi)嵌專用單元等 。1.1.可編程輸入輸出單元（可編程

8、輸入輸出單元（IOB） IOB單元是芯片與外界電路的接口部分，可單元是芯片與外界電路的接口部分，可完成不同電氣特性下對(duì)輸入完成不同電氣特性下對(duì)輸入/輸出信號(hào)的驅(qū)輸出信號(hào)的驅(qū)動(dòng)與匹配要求動(dòng)與匹配要求. FPGA的的IOB被劃分為若干個(gè)組被劃分為若干個(gè)組(Bank)，每個(gè)，每個(gè)Bank的接口的接口標(biāo)準(zhǔn)由其接口電壓標(biāo)準(zhǔn)由其接口電壓VCCO決定，一個(gè)決定，一個(gè)Bank只能有一種只能有一種VCCO，但不同，但不同Bank的的VCCO可以不同。只有相同電氣標(biāo)可以不同。只有相同電氣標(biāo)準(zhǔn)的端口才能連接在一起，要求準(zhǔn)的端口才能連接在一起，要求VCCO電壓相同是接口標(biāo)電壓相同是接口標(biāo)準(zhǔn)的基本條件。準(zhǔn)的基本條件。

9、2.2.可配置邏輯塊可配置邏輯塊(CLB) CLB是是FPGA內(nèi)的基本邏輯單元內(nèi)的基本邏輯單元 .CLB的實(shí)際數(shù)量和特性會(huì)依據(jù)器件的不同而不同，但是每的實(shí)際數(shù)量和特性會(huì)依據(jù)器件的不同而不同，但是每個(gè)個(gè)CLB都包含一個(gè)可配置開(kāi)關(guān)矩陣，此矩陣由選型電路都包含一個(gè)可配置開(kāi)關(guān)矩陣，此矩陣由選型電路(多多路復(fù)用器等路復(fù)用器等)、觸發(fā)器和、觸發(fā)器和4或或6個(gè)輸入組成。個(gè)輸入組成。 典型的典型的CLB結(jié)結(jié)構(gòu)示意圖構(gòu)示意圖3.3. 數(shù)字時(shí)鐘管理模塊（數(shù)字時(shí)鐘管理模塊（DCM） Xilinx推出的推出的FPGA可提供數(shù)字時(shí)鐘管理和可提供數(shù)字時(shí)鐘管理和相位環(huán)路鎖定。相位環(huán)路鎖定。 DCM的主要優(yōu)點(diǎn)在于：的主要優(yōu)點(diǎn)

10、在于： 可實(shí)現(xiàn)零時(shí)鐘偏移（可實(shí)現(xiàn)零時(shí)鐘偏移（Skew），消除時(shí)鐘分配延），消除時(shí)鐘分配延遲，并實(shí)現(xiàn)時(shí)鐘閉環(huán)控制。遲，并實(shí)現(xiàn)時(shí)鐘閉環(huán)控制。時(shí)鐘可以映射到時(shí)鐘可以映射到PCB上用于同步外部芯片，這上用于同步外部芯片，這樣就減少了對(duì)外部芯片的要求，而將芯片內(nèi)外的樣就減少了對(duì)外部芯片的要求，而將芯片內(nèi)外的時(shí)鐘控制一體化，以利于系統(tǒng)設(shè)計(jì)。時(shí)鐘控制一體化，以利于系統(tǒng)設(shè)計(jì)。 DCM模塊的關(guān)鍵參數(shù)：輸入時(shí)鐘頻率范圍、輸出模塊的關(guān)鍵參數(shù)：輸入時(shí)鐘頻率范圍、輸出時(shí)鐘頻率范圍和輸入時(shí)鐘頻率范圍和輸入/輸出時(shí)鐘允許抖動(dòng)范圍等。輸出時(shí)鐘允許抖動(dòng)范圍等。 IP（Intelligent Property）核）核1.3 IP

11、核簡(jiǎn)介核簡(jiǎn)介 是具有知識(shí)產(chǎn)權(quán)的集成電路芯核總稱，是是具有知識(shí)產(chǎn)權(quán)的集成電路芯核總稱，是經(jīng)過(guò)反復(fù)驗(yàn)證過(guò)的、具有特定功能的宏模經(jīng)過(guò)反復(fù)驗(yàn)證過(guò)的、具有特定功能的宏模塊，與芯片制造工藝無(wú)關(guān)，可以移植到不塊，與芯片制造工藝無(wú)關(guān)，可以移植到不同的半導(dǎo)體工藝中。同的半導(dǎo)體工藝中。 IP核的提供方式上看，通常將其分為軟核、硬核核的提供方式上看，通常將其分為軟核、硬核和固核這三類。從完成和固核這三類。從完成IP核所花費(fèi)的成本來(lái)講，核所花費(fèi)的成本來(lái)講，硬核代價(jià)最大；從使用靈活性來(lái)講，軟核的可復(fù)硬核代價(jià)最大；從使用靈活性來(lái)講，軟核的可復(fù)用性最高。用性最高。 1. 數(shù)字時(shí)鐘管理數(shù)字時(shí)鐘管理DCM 1.4 FPGA常見(jiàn)

12、技術(shù)常見(jiàn)技術(shù) 數(shù)字時(shí)鐘管理模塊（數(shù)字時(shí)鐘管理模塊（DCM，Digital Clock Manager）是基于）是基于Xilinx的其他系列器件的其他系列器件所采用的數(shù)字延遲鎖相環(huán)（所采用的數(shù)字延遲鎖相環(huán)（DLL，Delay Locked Loop）模塊。）模塊。 DCM由四部分組成由四部分組成: 1.DLL模塊；模塊； 2.數(shù)字頻率合成器數(shù)字頻率合成器DFS 3.數(shù)字移相器數(shù)字移相器DPS 4.數(shù)字頻譜擴(kuò)展器數(shù)字頻譜擴(kuò)展器DSS DLL主要由一個(gè)延時(shí)線和控制邏輯組成。主要由一個(gè)延時(shí)線和控制邏輯組成。延時(shí)線對(duì)時(shí)鐘輸入端延時(shí)線對(duì)時(shí)鐘輸入端CLKIN產(chǎn)生一個(gè)延時(shí)產(chǎn)生一個(gè)延時(shí)，時(shí)鐘分布網(wǎng)線將該時(shí)鐘分配

13、到器件內(nèi)的，時(shí)鐘分布網(wǎng)線將該時(shí)鐘分配到器件內(nèi)的各個(gè)寄存器和時(shí)鐘反饋端各個(gè)寄存器和時(shí)鐘反饋端CLKFB；控制邏輯在反饋時(shí)鐘到達(dá)時(shí)，采樣輸入時(shí)控制邏輯在反饋時(shí)鐘到達(dá)時(shí)，采樣輸入時(shí)鐘以調(diào)整二者之間的偏差，實(shí)現(xiàn)輸入和輸鐘以調(diào)整二者之間的偏差，實(shí)現(xiàn)輸入和輸出的零延時(shí)。出的零延時(shí)。 (1) DLL模塊模塊 DLL簡(jiǎn)單模簡(jiǎn)單模型示意圖型示意圖 第三 設(shè)計(jì)輸入n對(duì)幾種主要的輸入方法，比如原理圖輸入、VHDL/Veirlog語(yǔ)言描述，要知道其原理，特別是VHDL，知道這幾種方法的含義和區(qū)別第四 功能仿真n關(guān)于功能仿真的特點(diǎn)、含義及其與時(shí)序仿真的區(qū)別nQuartus軟件中，從建立一個(gè)project到最終仿真成功的操作步驟，重點(diǎn)是其中的幾大步驟要理解第五 FPGA的下載配置電路設(shè)計(jì)n常用的FPGA下載配置模式JTAG要知道VHDL語(yǔ)言部分nVHDL的特點(diǎn)的特點(diǎn)nVHDL基本結(jié)構(gòu)基本結(jié)構(gòu)n對(duì)于一些簡(jiǎn)單實(shí)例要能夠進(jìn)行框架劃分，對(duì)一對(duì)于一些簡(jiǎn)單實(shí)例要能夠進(jìn)行框架劃分，對(duì)一些重要組成部分要知道其含義及功能些重要組成部分要知道其含義及功能n對(duì)一些常用的客體及賦值方式要掌握對(duì)一些常用的客體及賦值方式要掌握n對(duì)對(duì)VHDL的描述方式要掌握其特點(diǎn)，盡量能進(jìn)的描述方式要