第1章EDA技術(shù)概述

1、第第1章章 EDA技術(shù)概述技術(shù)概述1.1 EDA1.1 EDA技術(shù)涵義技術(shù)涵義1.2 EDA1.2 EDA發(fā)展概況發(fā)展概況1.3 EDA1.3 EDA技術(shù)特點技術(shù)特點1.4 EDA1.4 EDA設(shè)計所需的工具設(shè)計所需的工具1.5 1.5 常用的常用的EDAEDA軟件軟件1.6 IP1.6 IP核核1.7 EDA1.7 EDA技術(shù)的發(fā)展趨勢技術(shù)的發(fā)展趨勢2p 以大規(guī)模以大規(guī)?？删幊踢壿嬈骷删幊踢壿嬈骷樵O(shè)計載體為設(shè)計載體p 以以硬件描述語言硬件描述語言為主要表達(dá)方式為主要表達(dá)方式p 以計算機(jī)、大規(guī)?？删幊踢壿嬈骷囊杂嬎銠C(jī)、大規(guī)?？删幊踢壿嬈骷拈_發(fā)開發(fā)軟件軟件及及實驗開發(fā)系統(tǒng)實驗開發(fā)系統(tǒng)為設(shè)

2、計工具為設(shè)計工具p自動完成邏輯編譯、化簡、分割、綜合、自動完成邏輯編譯、化簡、分割、綜合、優(yōu)化、仿真優(yōu)化、仿真Electronic Design Automation1.1 EDA1.1 EDA技術(shù)涵義技術(shù)涵義3EDAEDA的廣義定義范圍包括：的廣義定義范圍包括：1 1、半導(dǎo)體工藝設(shè)計自動化；、半導(dǎo)體工藝設(shè)計自動化；2 2、可編程器件設(shè)計自動化；、可編程器件設(shè)計自動化；3 3、電子系統(tǒng)設(shè)計自動化；、電子系統(tǒng)設(shè)計自動化；4 4、印刷電路板設(shè)計自動化；、印刷電路板設(shè)計自動化；5 5、仿真與測試、故障診斷自動化；、仿真與測試、故障診斷自動化；6 6、形式驗證自動化。、形式驗證自動化。 以上各部分統(tǒng)稱

3、為以上各部分統(tǒng)稱為EDAEDA工程工程4 EDA技術(shù)的主要內(nèi)容實現(xiàn)載體：大規(guī)模可編程邏輯器件 （PLD:Programmable Logic Device）描述方式：硬件描述語言 （HDL:Hard descripation Language) VHDL、Verilog HDL等設(shè)計工具：開發(fā)軟件、開發(fā)系統(tǒng)硬件驗證：實驗開發(fā)系統(tǒng)5EDAEDA技術(shù)涉及的領(lǐng)域技術(shù)涉及的領(lǐng)域q包括在機(jī)械、電子、通信、航空航天、化工、包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個領(lǐng)域，都有礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個領(lǐng)域，都有EDA的應(yīng)用。目前的應(yīng)用。目前EDA 技術(shù)已在各大公司、企技術(shù)已在各大

4、公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。例如在飛事業(yè)單位和科研教學(xué)部門廣泛使用。例如在飛機(jī)制造過程中，從設(shè)計、性能測試及特性分析機(jī)制造過程中，從設(shè)計、性能測試及特性分析直到飛行模擬，都可能涉及到直到飛行模擬，都可能涉及到EDA技術(shù)。技術(shù)。 6EDA技術(shù)的應(yīng)用71.2 EDA1.2 EDA技術(shù)的發(fā)展歷程技術(shù)的發(fā)展歷程手工設(shè)計，人工布線手工設(shè)計，人工布線計算機(jī)輔助設(shè)計計算機(jī)輔助設(shè)計（CAD，20世紀(jì)世紀(jì)70年代）年代）電子設(shè)計自動化電子設(shè)計自動化（EDA ，20世紀(jì)世紀(jì)90年代至今年代至今）計算機(jī)輔助工程計算機(jī)輔助工程（CAE， 20世紀(jì)世紀(jì)80年代年代）8CAD階段階段qCAD軟件功能十分簡單，

5、還涉及不到自動化和軟件功能十分簡單，還涉及不到自動化和智能化。智能化。q電子設(shè)計工程師利用圖形界面和相應(yīng)的電路模電子設(shè)計工程師利用圖形界面和相應(yīng)的電路模型，用型，用CAD軟件設(shè)計印刷電路板和集成電路版軟件設(shè)計印刷電路板和集成電路版圖，設(shè)計可達(dá)到幾百個門的程度。圖，設(shè)計可達(dá)到幾百個門的程度。 q本階段的本階段的EDA工具供應(yīng)商只有幾家，產(chǎn)品幾乎工具供應(yīng)商只有幾家，產(chǎn)品幾乎全部面向全部面向LSI和和PCB布線設(shè)計。典型的產(chǎn)品如布線設(shè)計。典型的產(chǎn)品如Tango PCB布線軟件。布線軟件。 9CAE階段階段q80年代，當(dāng)時的年代，當(dāng)時的Mentor、Daisy Systems及及Logic Syste

6、m公司開始提供帶電路圖編輯工具和邏輯模公司開始提供帶電路圖編輯工具和邏輯模擬工具的擬工具的CAE軟件軟件 。q除了除了CAD純粹的圖形繪制功能外，又增加了電路純粹的圖形繪制功能外，又增加了電路功能設(shè)計和結(jié)構(gòu)設(shè)計，并且通過電氣連接網(wǎng)絡(luò)表功能設(shè)計和結(jié)構(gòu)設(shè)計，并且通過電氣連接網(wǎng)絡(luò)表將兩者結(jié)合在一起，以實現(xiàn)工程設(shè)計，這就是計將兩者結(jié)合在一起，以實現(xiàn)工程設(shè)計，這就是計算機(jī)輔助工程（算機(jī)輔助工程（CAE）的概念。）的概念。 qCAE的主要功能是：原理圖輸入、邏輯仿真、電的主要功能是：原理圖輸入、邏輯仿真、電路分析、自動布局布線和路分析、自動布局布線和PCB后分析等。其中，后分析等。其中，自動布局布線仍是今

7、后算法研究領(lǐng)域的熱門課題。自動布局布線仍是今后算法研究領(lǐng)域的熱門課題。 10CAD/CAECAD/CAE的局限性的局限性 盡管盡管CAD/CAE技術(shù)取得了巨大的成功，但并沒技術(shù)取得了巨大的成功，但并沒有把人從繁重的設(shè)計工作中徹底解放出來。有把人從繁重的設(shè)計工作中徹底解放出來。 在整個設(shè)計過程中，自動化和智能化程度還不在整個設(shè)計過程中，自動化和智能化程度還不高，各種高，各種CAD/CAE軟件界面千差萬別，學(xué)習(xí)使軟件界面千差萬別，學(xué)習(xí)使用困難，并且互不兼容，直接影響到設(shè)計環(huán)節(jié)用困難，并且互不兼容，直接影響到設(shè)計環(huán)節(jié)間的銜接。間的銜接。 基于以上不足，人們開始追求貫徹整個設(shè)計過基于以上不足，人們開始

8、追求貫徹整個設(shè)計過程的自動化，這就是程的自動化，這就是EDA，即電子設(shè)計自動化。，即電子設(shè)計自動化。 EDA代表了當(dāng)今電子設(shè)計技術(shù)的最新發(fā)展方向。代表了當(dāng)今電子設(shè)計技術(shù)的最新發(fā)展方向。11EDA階段階段 設(shè)計人員按照設(shè)計人員按照“自頂向下自頂向下”的設(shè)計方法，對整的設(shè)計方法，對整個系統(tǒng)進(jìn)行方案設(shè)計和功能劃分，然后采用硬個系統(tǒng)進(jìn)行方案設(shè)計和功能劃分，然后采用硬件描述語言（件描述語言（HDL）完成系統(tǒng)行為級設(shè)計，最）完成系統(tǒng)行為級設(shè)計，最后通過綜合器和適配器生成最終的目標(biāo)器件。后通過綜合器和適配器生成最終的目標(biāo)器件。 EDA的設(shè)計方法被稱為高層次的電子設(shè)計方法。的設(shè)計方法被稱為高層次的電子設(shè)計方法

9、。 EDA軟件以邏輯綜合、硬件行為仿真、參數(shù)分軟件以邏輯綜合、硬件行為仿真、參數(shù)分析和測試為重點。設(shè)計工具門類齊全，能夠提析和測試為重點。設(shè)計工具門類齊全，能夠提供系統(tǒng)設(shè)計需要的全部工具，包括設(shè)計輸入、供系統(tǒng)設(shè)計需要的全部工具，包括設(shè)計輸入、邏輯綜合、設(shè)計優(yōu)化、設(shè)計驗證和性能評估等。邏輯綜合、設(shè)計優(yōu)化、設(shè)計驗證和性能評估等。 121.3 EDA技術(shù)的嶄新特點 電子技術(shù)各個領(lǐng)域全方位融入電子技術(shù)各個領(lǐng)域全方位融入EDA技術(shù)技術(shù) IP核在電子行業(yè)的產(chǎn)業(yè)領(lǐng)域、技術(shù)領(lǐng)域和設(shè)計領(lǐng)核在電子行業(yè)的產(chǎn)業(yè)領(lǐng)域、技術(shù)領(lǐng)域和設(shè)計領(lǐng)域得到了廣泛的應(yīng)用。域得到了廣泛的應(yīng)用。 在在FPGA上實現(xiàn)上實現(xiàn)DSP應(yīng)用成為可能應(yīng)

10、用成為可能 嵌入式軟核處理器的出現(xiàn)，使嵌入式軟核處理器的出現(xiàn)，使SOPC進(jìn)入大規(guī)模進(jìn)入大規(guī)模應(yīng)用階段。應(yīng)用階段。 EDA軟件支持的各種硬件描述語言使設(shè)計和趨于軟件支持的各種硬件描述語言使設(shè)計和趨于簡單簡單 EDA技術(shù)使電子領(lǐng)域各學(xué)科相互包容和滲透。技術(shù)使電子領(lǐng)域各學(xué)科相互包容和滲透。13EDA技術(shù)基本特征 基于芯片的設(shè)計方法基于芯片的設(shè)計方法 自頂向下的設(shè)計方法自頂向下的設(shè)計方法 邏輯綜合與優(yōu)化邏輯綜合與優(yōu)化 硬件仿真硬件仿真 自動布局布線自動布局布線 硬件描述語言硬件描述語言 14基于芯片的設(shè)計方法基于芯片的設(shè)計方法 傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法是選擇分立器件，通過傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法是選擇分立

11、器件，通過設(shè)計電路板來實現(xiàn)系統(tǒng)功能。設(shè)計電路板來實現(xiàn)系統(tǒng)功能。 利用利用EDA工具，采用可編程邏輯器件，通過設(shè)計工具，采用可編程邏輯器件，通過設(shè)計芯片來實現(xiàn)系統(tǒng)功能，就稱為基于芯片的設(shè)計方芯片來實現(xiàn)系統(tǒng)功能，就稱為基于芯片的設(shè)計方法。法。 隨著可編程邏輯器件的規(guī)模和速度不斷提高，使隨著可編程邏輯器件的規(guī)模和速度不斷提高，使在芯片上設(shè)計一個系統(tǒng)成為可能，這就是在芯片上設(shè)計一個系統(tǒng)成為可能，這就是SOC（System On Chip）的概念。）的概念。 15自頂向下的設(shè)計方法自頂向下的設(shè)計方法 傳統(tǒng)傳統(tǒng)的設(shè)計方法是的設(shè)計方法是自底向上（自底向上（Bottom-Up）地構(gòu)地構(gòu)造出一個新的系統(tǒng)，如同一

12、磚一瓦地建造金字塔，造出一個新的系統(tǒng)，如同一磚一瓦地建造金字塔，效率低且成本高。效率低且成本高。 自頂向下（自頂向下（Up-Bottom）設(shè)計方法）設(shè)計方法則首先從系統(tǒng)則首先從系統(tǒng)設(shè)計入手，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計入手，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計，并用硬件描述語言對高層次的系統(tǒng)行為進(jìn)設(shè)計，并用硬件描述語言對高層次的系統(tǒng)行為進(jìn)行描述，在系統(tǒng)級進(jìn)行驗證。然后用綜合優(yōu)化工行描述，在系統(tǒng)級進(jìn)行驗證。然后用綜合優(yōu)化工具生成具體門電路的網(wǎng)表，其對應(yīng)的物理實現(xiàn)級具生成具體門電路的網(wǎng)表，其對應(yīng)的物理實現(xiàn)級可以是印刷電路板或?qū)Ｓ眉呻娐?。可以是印刷電路板或?qū)Ｓ眉呻娐贰?由于設(shè)計的主要仿真

13、和調(diào)試過程是在高層次上完由于設(shè)計的主要仿真和調(diào)試過程是在高層次上完成的，這不僅有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計上的錯誤，成的，這不僅有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計上的錯誤，避免設(shè)計工作的浪費，而且也減少了邏輯功能仿避免設(shè)計工作的浪費，而且也減少了邏輯功能仿真的工作量，提高了設(shè)計的一次成功率。真的工作量，提高了設(shè)計的一次成功率。 16傳統(tǒng)設(shè)計方法：傳統(tǒng)設(shè)計方法：Bottom - up，基于電路板的設(shè)計方法，基于電路板的設(shè)計方法固定功能元件固定功能元件電路板設(shè)計電路板設(shè)計完整系統(tǒng)構(gòu)成完整系統(tǒng)構(gòu)成系統(tǒng)調(diào)試、測試與性能分析系統(tǒng)調(diào)試、測試與性能分析系統(tǒng)功能需求系統(tǒng)功能需求輸入輸出17 1. 1. 設(shè)計依賴于設(shè)計師的經(jīng)驗。

14、設(shè)計依賴于設(shè)計師的經(jīng)驗。 2. 2. 設(shè)計依賴于現(xiàn)有的通用元器件。設(shè)計依賴于現(xiàn)有的通用元器件。 3. 3. 設(shè)計后期的仿真不易實現(xiàn)和調(diào)試復(fù)雜。設(shè)計后期的仿真不易實現(xiàn)和調(diào)試復(fù)雜。 4. 4. 自下而上設(shè)計思想的局限。自下而上設(shè)計思想的局限。 5. 5. 設(shè)計實現(xiàn)周期長，靈活性差，耗時設(shè)計實現(xiàn)周期長，靈活性差，耗時 耗力，效率低下。耗力，效率低下。 傳統(tǒng)設(shè)計方法的缺點：傳統(tǒng)設(shè)計方法的缺點：18系統(tǒng)規(guī)格設(shè)計系統(tǒng)規(guī)格設(shè)計功能級描述功能級描述功能級仿真功能級仿真邏輯綜合、優(yōu)化、布局布線邏輯綜合、優(yōu)化、布局布線定時仿真、定時檢查定時仿真、定時檢查輸出門級網(wǎng)表輸出門級網(wǎng)表ASICASIC芯片投片、芯片投片、

15、PLDPLD器件編程、測試器件編程、測試ASIC:Application Specific Integrated CircuitsPLD: Programmable Logic Devices自頂向自頂向下設(shè)計下設(shè)計方法方法19 傳統(tǒng)方法傳統(tǒng)方法1.1.從下至上從下至上2.2.通用的邏輯元、器件通用的邏輯元、器件3.3.系統(tǒng)硬件設(shè)計的后期系統(tǒng)硬件設(shè)計的后期 進(jìn)行仿真和調(diào)試進(jìn)行仿真和調(diào)試4.4.主要設(shè)計文件是電原主要設(shè)計文件是電原 理圖理圖 EDA EDA方法方法1.1.自上至下自上至下2.2.可編程邏輯器件可編程邏輯器件3.3.系統(tǒng)設(shè)計的早期進(jìn)行仿系統(tǒng)設(shè)計的早期進(jìn)行仿 真和修改真和修改4.4.

16、多種設(shè)計文件，發(fā)展趨多種設(shè)計文件，發(fā)展趨 勢以勢以 HDLHDL描述文件為主描述文件為主5.5.降低硬件電路設(shè)計難度降低硬件電路設(shè)計難度20特點特點 用軟件的方式設(shè)計硬件；用軟件的方式設(shè)計硬件； 自動化；自動化； 可仿真；可仿真； 系統(tǒng)可現(xiàn)場編程，在線升級系統(tǒng)可現(xiàn)場編程，在線升級（ISP） ； 集成度高（集成度高（SoC）、體積小、功耗低、）、體積小、功耗低、可靠性高、保密性強(qiáng)?？煽啃愿摺⒈Ｃ苄詮?qiáng)。21邏輯綜合與優(yōu)化邏輯綜合與優(yōu)化 q綜合的任務(wù)是將所設(shè)計的數(shù)字系統(tǒng)從高級硬件綜合的任務(wù)是將所設(shè)計的數(shù)字系統(tǒng)從高級硬件描述語言的描述最終變?yōu)榭芍苯佑糜谛酒O(shè)計描述語言的描述最終變?yōu)榭芍苯佑糜谛酒O(shè)計的

17、版圖文件。的版圖文件。q中間需要經(jīng)過系統(tǒng)級、寄存器傳輸級、邏輯級中間需要經(jīng)過系統(tǒng)級、寄存器傳輸級、邏輯級和電路級等多層次的變換，從而使設(shè)計與工藝和電路級等多層次的變換，從而使設(shè)計與工藝獨立。獨立。q優(yōu)化則是對于上述綜合生成的電路網(wǎng)表，根據(jù)優(yōu)化則是對于上述綜合生成的電路網(wǎng)表，根據(jù)布爾方程功能等效的原則，用更小更快的綜合布爾方程功能等效的原則，用更小更快的綜合結(jié)果替代一些復(fù)雜的邏輯電路單元，根據(jù)指定結(jié)果替代一些復(fù)雜的邏輯電路單元，根據(jù)指定的目標(biāo)庫映射成新的網(wǎng)表。的目標(biāo)庫映射成新的網(wǎng)表。 22硬件仿真硬件仿真 如今集成電路器件的規(guī)模已經(jīng)達(dá)到千萬門以上，如今集成電路器件的規(guī)模已經(jīng)達(dá)到千萬門以上，設(shè)計過

18、程中仿真技術(shù)顯得十分重要。較好的設(shè)計過程中仿真技術(shù)顯得十分重要。較好的EDA系統(tǒng)包含三級仿真器，即功能級仿真、邏系統(tǒng)包含三級仿真器，即功能級仿真、邏輯級仿真和線路級仿真。輯級仿真和線路級仿真。 23自動布局布線自動布局布線q如何合理安排元件在芯片上的位置，以及如何如何合理安排元件在芯片上的位置，以及如何連線使得占的面積最小，是難度極大的算法設(shè)連線使得占的面積最小，是難度極大的算法設(shè)計問題。計問題。q綜合、仿真和布局布線算法都是十分高深的算綜合、仿真和布局布線算法都是十分高深的算法，因此法，因此EDA軟件的成本都非常高，遠(yuǎn)遠(yuǎn)高于軟件的成本都非常高，遠(yuǎn)遠(yuǎn)高于硬件成本。硬件成本。 24硬件描述語言硬

19、件描述語言(HDL)q用硬件描述語言（用硬件描述語言（HDL-Hardware Description Language）進(jìn)行電路與系統(tǒng)的設(shè)計是當(dāng)前）進(jìn)行電路與系統(tǒng)的設(shè)計是當(dāng)前EDA技技術(shù)的一個重要特征。術(shù)的一個重要特征。q與傳統(tǒng)的原理圖輸入設(shè)計方法相比較，硬件描述與傳統(tǒng)的原理圖輸入設(shè)計方法相比較，硬件描述語言更適合于規(guī)模日益增大的電子系統(tǒng)，它還是語言更適合于規(guī)模日益增大的電子系統(tǒng)，它還是進(jìn)行邏輯綜合優(yōu)化的重要工具。進(jìn)行邏輯綜合優(yōu)化的重要工具。q硬件描述語言使得設(shè)計者在比較抽象的層次上描硬件描述語言使得設(shè)計者在比較抽象的層次上描述設(shè)計的結(jié)構(gòu)和內(nèi)部特征。它的突出優(yōu)點是：述設(shè)計的結(jié)構(gòu)和內(nèi)部特征。它

20、的突出優(yōu)點是：語語言的公開可利用性；設(shè)計與工藝的無關(guān)性；寬范言的公開可利用性；設(shè)計與工藝的無關(guān)性；寬范圍的描述能力；便于組織大規(guī)模系統(tǒng)的設(shè)計；便圍的描述能力；便于組織大規(guī)模系統(tǒng)的設(shè)計；便于設(shè)計的復(fù)用和繼承等。于設(shè)計的復(fù)用和繼承等。 25硬件描述語言硬件描述語言(HDL) 硬件描述語言的出現(xiàn)，使硬件與軟件的界限相對硬件描述語言的出現(xiàn)，使硬件與軟件的界限相對模糊，極大地方便了電子系統(tǒng)的設(shè)計。模糊，極大地方便了電子系統(tǒng)的設(shè)計。 正如計算機(jī)的編程從二進(jìn)制代碼到匯編再到高級正如計算機(jī)的編程從二進(jìn)制代碼到匯編再到高級語言從而給編程者帶來了充分發(fā)揮的空間一樣，語言從而給編程者帶來了充分發(fā)揮的空間一樣，硬件描

21、述語言的出現(xiàn)是電子系統(tǒng)設(shè)計的一次重大硬件描述語言的出現(xiàn)是電子系統(tǒng)設(shè)計的一次重大變革，它使設(shè)計者可以專注于數(shù)學(xué)模型的建立和變革，它使設(shè)計者可以專注于數(shù)學(xué)模型的建立和算法的設(shè)計，避免一些無謂的重復(fù)勞動。而這一算法的設(shè)計，避免一些無謂的重復(fù)勞動。而這一切都與切都與EDA技術(shù)的進(jìn)步密切相關(guān)。技術(shù)的進(jìn)步密切相關(guān)。 261.4 EDA設(shè)計所需的工具 計算機(jī)計算機(jī)：以往只能在工作站上進(jìn)行設(shè)計，目前大：以往只能在工作站上進(jìn)行設(shè)計，目前大多數(shù)多數(shù)EDA軟件已可在普通的軟件已可在普通的PC機(jī)上運(yùn)行。機(jī)上運(yùn)行。 EDA軟件軟件：主要有綜合軟件、仿真軟件、布局布：主要有綜合軟件、仿真軟件、布局布線軟件、版圖設(shè)計軟件等

22、。由于線軟件、版圖設(shè)計軟件等。由于EDA主要依靠軟主要依靠軟件，因此可以作為軟件業(yè)來對待。件，因此可以作為軟件業(yè)來對待。 工藝庫工藝庫：可編程器件單元庫和：可編程器件單元庫和ASIC單元庫。對設(shè)單元庫。對設(shè)計可編程邏輯器件而言，各個芯片廠商都針對其計可編程邏輯器件而言，各個芯片廠商都針對其器件提供邏輯單元庫，可在原理圖中直接調(diào)入。器件提供邏輯單元庫，可在原理圖中直接調(diào)入。 27EDA設(shè)計輔助軟件工具設(shè)計輔助軟件工具 設(shè)計輸入工具（編輯器）設(shè)計輸入工具（編輯器） 設(shè)計仿真工具設(shè)計仿真工具(仿真器仿真器) 檢查分析工具檢查分析工具 優(yōu)化優(yōu)化/綜合工具（綜合器）綜合工具（綜合器） 布局和布線工具布局

23、和布線工具(適配器適配器) 下載工具下載工具(編程器編程器) PCB設(shè)計工具設(shè)計工具 模擬電路仿真工具模擬電路仿真工具28EDA設(shè)計流程設(shè)計準(zhǔn)備設(shè)計輸入原理圖硬件描述語言波形圖器件編程設(shè)計完成設(shè)計處理優(yōu)化、綜合適配、分割布局、布線功能仿真時序仿真器件測試29 設(shè)計準(zhǔn)備設(shè)計準(zhǔn)備 在設(shè)計之前，根據(jù)任務(wù)要求，確定系統(tǒng)所要完成的功在設(shè)計之前，根據(jù)任務(wù)要求，確定系統(tǒng)所要完成的功能及復(fù)雜程度，器件資源的利用、成本等所要做的準(zhǔn)備能及復(fù)雜程度，器件資源的利用、成本等所要做的準(zhǔn)備工作，如：進(jìn)行方案論證、系統(tǒng)設(shè)計和器件選擇等。工作，如：進(jìn)行方案論證、系統(tǒng)設(shè)計和器件選擇等。30 設(shè)計輸入設(shè)計輸入 將設(shè)計好的系統(tǒng)或電

24、路按照將設(shè)計好的系統(tǒng)或電路按照EDA開發(fā)軟件要求的某種形式表開發(fā)軟件要求的某種形式表示出來，并送入計算機(jī)的過程。示出來，并送入計算機(jī)的過程。 圖形輸入方式圖形輸入方式 應(yīng)用軟件系統(tǒng)提供的原器件庫及各種符號和連線畫出設(shè)計電路應(yīng)用軟件系統(tǒng)提供的原器件庫及各種符號和連線畫出設(shè)計電路的的原理圖原理圖，形成圖形輸入文件。，形成圖形輸入文件。 用于對各部分電路很熟悉或系統(tǒng)對時間特性要求較高的場合。用于對各部分電路很熟悉或系統(tǒng)對時間特性要求較高的場合。優(yōu)點：容易實現(xiàn)仿真，便于信號的觀察和電路的調(diào)整。優(yōu)點：容易實現(xiàn)仿真，便于信號的觀察和電路的調(diào)整。 文本輸入方式文本輸入方式 指采用硬件描述語言進(jìn)行電路設(shè)計的方

25、式。具有很強(qiáng)的邏輯描指采用硬件描述語言進(jìn)行電路設(shè)計的方式。具有很強(qiáng)的邏輯描述和仿真功能，可實現(xiàn)與工藝無關(guān)的編程與設(shè)計。述和仿真功能，可實現(xiàn)與工藝無關(guān)的編程與設(shè)計。 波形輸入方式波形輸入方式 用于建立和編輯波形文件，以及輸入仿真向量和功能測試向量。用于建立和編輯波形文件，以及輸入仿真向量和功能測試向量。適用于時序邏輯和有重復(fù)性的邏輯函數(shù)，系統(tǒng)軟件可根據(jù)用戶定適用于時序邏輯和有重復(fù)性的邏輯函數(shù)，系統(tǒng)軟件可根據(jù)用戶定義的輸入義的輸入/輸出波形自動生成邏輯關(guān)系。輸出波形自動生成邏輯關(guān)系。31 設(shè)計處理設(shè)計處理 EDA設(shè)計的核心環(huán)節(jié)。對設(shè)計輸入文件進(jìn)行邏輯化簡、綜合設(shè)計的核心環(huán)節(jié)。對設(shè)計輸入文件進(jìn)行邏輯

26、化簡、綜合和優(yōu)化，并適當(dāng)?shù)赜靡黄蚨嗥骷詣拥剡M(jìn)行適配，最后產(chǎn)生和優(yōu)化，并適當(dāng)?shù)赜靡黄蚨嗥骷詣拥剡M(jìn)行適配，最后產(chǎn)生編程用的編程文件。編程用的編程文件。 設(shè)計編譯和檢查設(shè)計編譯和檢查檢查語法。如原理圖接線、信號有無雙重來源，文本文件中有檢查語法。如原理圖接線、信號有無雙重來源，文本文件中有無錯誤，并標(biāo)示錯誤位置。無錯誤，并標(biāo)示錯誤位置。設(shè)計規(guī)則檢驗。如總的設(shè)計有無超出器件資源或超出規(guī)定的限設(shè)計規(guī)則檢驗。如總的設(shè)計有無超出器件資源或超出規(guī)定的限制，指明違反規(guī)則和潛在不可靠電路的情況。制，指明違反規(guī)則和潛在不可靠電路的情況。 邏輯優(yōu)化和綜合邏輯優(yōu)化和綜合優(yōu)化：化簡所有的邏輯方程或用戶自建的宏

27、，使設(shè)計占用的資源優(yōu)化：化簡所有的邏輯方程或用戶自建的宏，使設(shè)計占用的資源最少；最少；綜合：將多個模塊化設(shè)計文件合并為一個網(wǎng)表文件，并使層次設(shè)綜合：將多個模塊化設(shè)計文件合并為一個網(wǎng)表文件，并使層次設(shè)計平面化。計平面化。32 設(shè)計處理設(shè)計處理 適配和分割適配和分割 確定優(yōu)化后的邏輯能否與下載目標(biāo)器件適配，確定優(yōu)化后的邏輯能否與下載目標(biāo)器件適配，然后將設(shè)計分割成小塊映射到器件相應(yīng)的宏單然后將設(shè)計分割成小塊映射到器件相應(yīng)的宏單元。如果一片不夠，可以裝入同系列的多片器元。如果一片不夠，可以裝入同系列的多片器件中。件中。 布局和布線布局和布線 軟件自動完成，同時生成報告，提供各部分資軟件自動完成，同時生

28、成報告，提供各部分資源的使用情況。源的使用情況。 生成編程數(shù)據(jù)文件生成編程數(shù)據(jù)文件 產(chǎn)生可供器件編程使用的數(shù)據(jù)文件。產(chǎn)生可供器件編程使用的數(shù)據(jù)文件。33 設(shè)計校驗設(shè)計校驗 功能仿真功能仿真 設(shè)計輸入后，選擇具體器件進(jìn)行編譯前進(jìn)行的邏輯功能驗證，設(shè)計輸入后，選擇具體器件進(jìn)行編譯前進(jìn)行的邏輯功能驗證，也稱為前仿真。也稱為前仿真。 時序仿真時序仿真 選擇了具體器件并完成布局、布線后進(jìn)行的時序仿真，也稱為選擇了具體器件并完成布局、布線后進(jìn)行的時序仿真，也稱為后仿真。后仿真。 器件編程器件編程 將設(shè)計處理中產(chǎn)生的編程數(shù)據(jù)文件通過軟件放到具體的可編程將設(shè)計處理中產(chǎn)生的編程數(shù)據(jù)文件通過軟件放到具體的可編程邏

29、輯器件中。邏輯器件中。 器件測試和設(shè)計驗證器件測試和設(shè)計驗證341.5 常用的EDA軟件 SPICE（晶體管級仿真）（晶體管級仿真）、EWB（虛擬電子實驗室虛擬電子實驗室 ） PROTEL、PADS（PCB高端用戶工具軟件高端用戶工具軟件 ） ISE、Webpack（功能比（功能比ISE少，少，xilinx公司）公司） Maxplus II、Quartus II（Altera公司）公司） ispDesignEXPERT、ispLVER（Lattice公司）公司） Active HDL、Modelsim：仿真工具：仿真工具 Synplify、FPGA Express、Exemplar ：綜合工具綜合工具 Cadence、Mentor等公司提供的專用集成電路設(shè)計等公司提供的專用集成電路設(shè)計軟件軟件351.6 IP（Intellectual Property）核 IP：知識產(chǎn)權(quán)核或知識產(chǎn)權(quán)模塊。用于知識產(chǎn)權(quán)核或知識產(chǎn)權(quán)模塊。用于ASIC或或CPLD/FPGA中的預(yù)先設(shè)計好的電路功能模塊。中的預(yù)先設(shè)計好的電路功能模塊。 分為分為軟軟IP、固、固IP和硬和硬IP。 軟軟IP：用用HDL描述，不涉及具體用什