FPGA復位的可靠性設計方法

1、fpga復位的可靠性設計方法 對設計中常用的復位設計辦法舉行了分類、分析和比較。針對fpga在復位過程中存在不行靠復位的現(xiàn)象，提出了提高復位設計牢靠性的4種辦法，包括清除復位信號上的毛刺、異步復位同步釋放、采納專用全局異步復位/置位資源和采納內(nèi)部復位。上述辦法可有效提高fpga復位的牢靠性。對fpga芯片而言，在給芯片加電工作前，芯片內(nèi)部各個節(jié)點電位的變幻狀況均不確定、不行控，而這種不確定且不行控的狀況會使芯片在上電后的工作狀態(tài)浮現(xiàn)錯誤。因此，在fpga的設計中，為保證系統(tǒng)能牢靠進進入工作狀態(tài)，以及避開對fpga輸出關(guān)聯(lián)的系統(tǒng)產(chǎn)生不良影響，fpga上電后要舉行復位，且為了消退電源開關(guān)過程中引起

2、的顫動影響，復位信號需在電源穩(wěn)定后經(jīng)過一定的延時才干撤銷，fpga的復位信號需保證正確、穩(wěn)定、牢靠。在fpga的設計中，多數(shù)狀況下復位的功能雖能夠正常完成，但電路并未得到精確合理的設計，仍存在牢靠性設計缺陷。為確保系統(tǒng)復位的牢靠性，有須要對fpga復位的牢靠性設計辦法舉行討論。1 復位設計辦法分類復位的目的是在時將設計強制定位在一個可知狀態(tài)，合理挑選復位方式是電路設計的關(guān)鍵。按照與系統(tǒng)時鐘域的關(guān)系，復位電路可分為同步復位和異步復位。同步復位是指復位信號只在時鐘沿到來時，才有效。否則，無法完成對系統(tǒng)的復位工作。異步復位是指無論時鐘沿是否到來，只要復位信號有效，使對系統(tǒng)舉行復位。按照是否存在外部復

3、位端口，復位電路又可分為外部復位和內(nèi)部復位。外部復位是指復位信號主要來自外部引腳的輸入，如復位按鈕、輸出等。內(nèi)部復位信號則是主要由fpga內(nèi)部電路產(chǎn)生。2 復位設計辦法的比較2.1 同步復位與異步復位2.2.1 同步復位指定同步復位時，always的敏感表中僅有一個時鐘沿信號，惟獨當初鐘沿采集到同步復位的有效電平常，才會在時鐘沿到達時刻舉行復位操作。若目標器件或可用庫中的觸發(fā)器本身包含同步復位端口，則在實現(xiàn)同步復位電路時可挺直調(diào)用同步復位端。然而多數(shù)目標器件的觸發(fā)器本身并不包含同步復位端口，需使復位信號與輸入信號組成某種組合規(guī)律，然后將其輸入到寄存器的輸入端。為了提高復位電路的優(yōu)先級，通常在電

4、路描述時用法帶有優(yōu)先級的ifelse結(jié)構(gòu)，復位電路在第一個if下描述，其他電路在else或elseif分支中描述。復位電路綜合后的rtl圖1所示。圖1 同步復位按照同步電路的特點，其電路優(yōu)點有1)同步復位有利于基于周期機制的仿真器舉行仿真。(2)用法同步復位可設計100%的同步時序電路，有利于時序分析，其綜合結(jié)果的頻率較高。(3)同步復位僅在時鐘的有效沿生效，可有效避開因毛刺造成的亞穩(wěn)態(tài)和錯誤。毛刺信號是由fpga內(nèi)部結(jié)構(gòu)特征打算的，同步復位在舉行復位和釋放復位信號時，僅當初鐘沿采到復位信號電平變幻時舉行相關(guān)操作，若復位信號樹的組合規(guī)律浮現(xiàn)了某種毛刺，此時時鐘沿采到毛刺的概率較低，由此通過時鐘

5、沿采樣，可有效過波復位電路組合規(guī)律產(chǎn)生的毛刺，增加了電路穩(wěn)定性。同步復位的缺點有1)多數(shù)目標器件庫的觸發(fā)器本身并不包含同步復位端口，用法同步復位會增強更多規(guī)律資源。(2)同步復位的最大問題在于必需保證復位信號的有效時光，需要一個脈寬延展器以確保復位信號有一定脈沖寬度，由此才干保證全部觸發(fā)器均能有效復位。因為同步復位僅當初鐘沿采到復位信號時才會舉行復位操作，所以其信號的持續(xù)時光要大于設計的最長時鐘周期，以保證全部時鐘的有效沿都能采樣到同步復位信號。實際上，僅保證同步復位信號的持續(xù)時光大于最慢的時鐘周期是不夠的，設計中還需考慮到同步復位信號樹通過全部相關(guān)組合規(guī)律路徑時的延時，以及因為時鐘布線產(chǎn)生的

6、偏斜。惟獨同步復位大于時鐘最大周期，加上同步信號穿過的組合規(guī)律路徑延時和時鐘偏斜延時，才干確保同步復位的牢靠。2.2.2 異步復位指定異步復位時，只需在always的敏感表中加人復位信號的有效沿即可，當復位信號有效沿到達時，無論時鐘沿是否有效，復位均會立刻發(fā)揮其功能。大多數(shù)目標器件和asic庫的觸發(fā)器均包含異步復位端口，異步復位會挺直接人觸發(fā)器的異步復位端口，綜合后的rtl圖2所示。圖2 異步復位電路圖按照異步電路的特點，異步復位的優(yōu)點有1)因為多數(shù)目標器件庫的觸發(fā)器都包含異步復位端口，異步復位會節(jié)省規(guī)律資源。(2)異步復位設計容易。(3)對于多數(shù)fpga，均有專用的全局異步復位/置位資源(g

7、sr，global set reset)，還可用法gsr資源，異步復位到達全部寄存器的偏斜最小。異步復位的缺點如下1)異步復位的作用和釋放與時鐘沿并無挺直關(guān)系，異步復位生效時問題并不顯然;但當釋放異步復位時，若異步復位信號釋放時光和時鐘的有效沿到達時光幾乎全都，則簡單造成觸發(fā)器輸出為亞穩(wěn)態(tài)，形成規(guī)律錯誤。(2)若異步復位規(guī)律樹的組合規(guī)律產(chǎn)生了毛刺，則毛刺的有效沿會使觸發(fā)器誤復位，造成規(guī)律錯誤。2.3 外部復位和內(nèi)部復位外部復位，復位信號主要來自外部引腳的輸人。復位信號在電路板上可能會受到來自其他線路的串擾，因此可能產(chǎn)生毛刺，在無需復位系統(tǒng)時，毛刺信號可能導致系統(tǒng)誤復位。內(nèi)部復位，fpga上電配置完成后，由fpga內(nèi)部電路產(chǎn)生復位信號，復位信號與時鐘同步。通常內(nèi)部復位的設計辦法是:設計一個初始值為0x0000的srl16，將其輸人接高電平，輸出作為復位信號。3 復位牢靠性設計辦法3.1 消退復位信號上的毛刺在系統(tǒng)設計中，若采納低有效復位信號，可根據(jù)圖3所示辦法對復位信號中的毛刺舉行消退。延時器件對數(shù)據(jù)舉行延時的長度打算復位毛刺消退電路所能避開的毛刺長度，而延時器件的延時長度也打算需要提