VHDL設(shè)計中信號與變量問題的研究

1、vhdl設(shè)計中信號與變量問題的研究隨著技術(shù)的進(jìn)展，用傳統(tǒng)的辦法舉行芯片或系統(tǒng)設(shè)計已不能滿足要求，迫切需要提高設(shè)計效率，因此能大大降低設(shè)計難度的設(shè)計辦法被越來越廣泛地采納。用vhdl語言設(shè)計系統(tǒng)的主要辦法是：設(shè)計者按照vhdl的語規(guī)矩則，對系統(tǒng)目標(biāo)的規(guī)律行為舉行描述，然后通過綜合工具舉行結(jié)構(gòu)的綜合、編譯、優(yōu)化，通過工具舉行規(guī)律功能仿真和系統(tǒng)時延的仿真，最后把設(shè)計的程序下載到芯片中，勝利地實(shí)現(xiàn)系統(tǒng)功能。在vhdl設(shè)計中，最常用的數(shù)據(jù)對象主要有三種：信號(signal)、變量(variable)和常數(shù)(constant)。信號是電路內(nèi)部硬件銜接的抽象。它除了沒有數(shù)據(jù)流淌方向解釋以外，其他性質(zhì)幾乎和“

2、端口”一樣；信號是一個全局量，它可以用來舉行進(jìn)程之間的通信。變量只能在進(jìn)程語句、函數(shù)語句和過程語句結(jié)構(gòu)中用法，是一個局部量。在vhdl語言中，對信號賦值是按仿真時光舉行的，到了規(guī)定的仿真時光才舉行賦值，而變量的賦值是立刻發(fā)生的。下面的例子是從賦初值的角度解釋信號與變量的這種區(qū)分的。例如用vhdl語言實(shí)現(xiàn)初值為a的十六進(jìn)制的16個數(shù)的循環(huán)顯示。對于如此的設(shè)計要求，假如用變量實(shí)現(xiàn)，則vhdl程序如下。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity sevenauto isport(clk

3、:in std_logic;y:out std_logic_vector(6 downto 0);end sevenauto;architecture behave of sevenauto isbeginprocess(clk)variable count:std_logic_vector(3 downto 0);variable init:std_logic;beginif (clk''event) and (clk=''1'') thenif (init = ''0'') thencount:= "

4、1001"init:=''1'end if;count:=count+1;case count iswhen "0000"=y="1111110"when "0001"=y="0110000"when x"2"=y="1101101"when x"3"=y="1111001"when x"4"=y="0110011"when x"5"=y=&q

5、uot;1011011"when x"6"=y="1011111"when x"7"=y="1110000"when x"8"=y="1111111"when x"9"=y="1111011"when x"a"=y="1110111"when x"b"=y="0011111"when x"c"=y="1001110&q

6、uot;when "1101"=y="0111101"when "1110"=y="1001111"when "1111"=y="1000111"when thers=y="xxxxxxx"end case;end if;end process;end behave;在程序中，定義了變量count，希翼初始值為“1010”。通過試驗(yàn)發(fā)覺，在定義變量或信號時挺直給予初始值不能生效(如variable count:std_logic_vector(3 down

7、to 0) :=“1010”)，它的初始值仍然是系統(tǒng)默認(rèn)值(如count為“0000”)。正是利用這一點(diǎn)，通過init(初始值為''0'')來給count賦初值 a即“1010”，詳細(xì)辦法見程序中斜體部分。這樣，在第一個脈沖來時執(zhí)行斜體部分if語句，而其次個脈沖來時因?yàn)閕nit不為''0''而是 ''1''，因此不執(zhí)行該部分語句，從而實(shí)現(xiàn)為count賦初值的功能，這樣程序從a開頭舉行數(shù)字的循環(huán)顯示。假如把count類型改為signal，則結(jié)果將大不一樣。signal count: std_logic

8、_vector(3 downto 0);process(clk)variable init :std_logic;beginif (clk''event) and (clk=''1'') thenif (init = ''0'') thencount= "1001" -(1)init := ''1'end if;count=count+1; -(2)因?yàn)樾盘柕馁x值不是立刻發(fā)生的，在語句(1)后面還存在對信號count的賦值操作(2)，因此，語句(1)在此不起作用，count的最后值是語句 (2)的值。因此假如將count設(shè)為signal的話，程序?qū)崿F(xiàn)的是從0開頭的16個十六進(jìn)制數(shù)的循環(huán)。在這里，對信號賦初值的語句是不行行的。仿真結(jié)果將設(shè)計好的vhdl程序在公司提供的軟件maxplus10.1環(huán)境下舉行編譯仿真，得到的仿真結(jié)果1、圖2所示，其中圖1是 count為變量的結(jié)果，圖2是count為信號的結(jié)果，其中輸出y6.0分離與七段數(shù)碼管的abcdefg七段相連。從圖1可以看出，在第一個時鐘脈沖升高沿，結(jié)果是“1110111”，數(shù)碼管顯示