10783-數(shù)字系統(tǒng)設(shè)計(jì)與PLD應(yīng)用技術(shù)

1、廣西高等教育自學(xué)考試大綱課程名稱：數(shù)字系統(tǒng)設(shè)計(jì)及PLD應(yīng)用技術(shù) （2011年6月版） 課程代碼：10783廣西高等教育自學(xué)考試大綱課程名稱：數(shù)字系統(tǒng)設(shè)計(jì)及PLD應(yīng)用技術(shù) 課程代碼：10783 實(shí)踐環(huán)節(jié)：10784.課程性質(zhì)與設(shè)置目的和要求一、 課程性質(zhì)、地位和任務(wù)數(shù)字系統(tǒng)設(shè)計(jì)與PLD應(yīng)用技術(shù)是高等教育自學(xué)考試電子信息工程專業(yè)（獨(dú)立本科段）考試計(jì)劃中的一門重要專業(yè)課。隨著電子信息技術(shù)的迅猛發(fā)展，現(xiàn)代電子產(chǎn)品的設(shè)計(jì)技術(shù)發(fā)生了革命的變化，國(guó)外已廣泛采用了電子設(shè)計(jì)自動(dòng)化（EDA）技術(shù)。利用EDA技術(shù)，電子系統(tǒng)工程師可快速方便地實(shí)現(xiàn)數(shù)字系統(tǒng)的集成。為了適應(yīng)電子信息技術(shù)發(fā)展的潮流和國(guó)際競(jìng)爭(zhēng)對(duì)人材的需要，在

2、本科生中進(jìn)行EDA技術(shù)的教學(xué)已成為當(dāng)務(wù)之急。本課程的任務(wù)是：通過課堂教學(xué)和學(xué)生實(shí)際課程設(shè)計(jì)實(shí)驗(yàn)的鍛煉，使學(xué)生掌握數(shù)字系統(tǒng)與PLD應(yīng)用相關(guān)的基本知識(shí)，掌握現(xiàn)代數(shù)字系統(tǒng)的設(shè)計(jì)思想和方法，并具有動(dòng)手設(shè)計(jì)簡(jiǎn)單電子系統(tǒng)的能力。讓學(xué)生使用EDA技術(shù)，完成數(shù)字電路及系統(tǒng)的自動(dòng)化設(shè)計(jì)。通過本課程的學(xué)習(xí)，要求學(xué)生能夠掌握EDA工具軟件的使用方法和硬件描述語(yǔ)言（Verilog HDL）的編程方法。掌握EDA工具軟件的編輯、編譯、綜合、仿真、編程下載和硬件驗(yàn)證等基本操作，掌握硬件描述語(yǔ)言的語(yǔ)法規(guī)則和描述方式，能用硬件描述語(yǔ)言完成數(shù)字電路常用組合邏輯和時(shí)序邏輯道路的設(shè)計(jì)，并初步具有數(shù)字系統(tǒng)的設(shè)計(jì)能力。 二、本課程的基

3、本要求1熟悉EDA設(shè)計(jì)流程。2熟悉EDA工具軟件的使用方法，掌握EDA技術(shù)的原理圖輸入設(shè)計(jì)法，掌握用原理圖輸入法實(shí)現(xiàn)多層次系統(tǒng)電路的設(shè)計(jì)。3熟悉Verilog HDL設(shè)計(jì)模塊的基本結(jié)構(gòu)，熟悉Verilog HDL的語(yǔ)言規(guī)則，熟悉用Verilog HDL實(shí)現(xiàn)各種類型數(shù)字電路及系統(tǒng)設(shè)計(jì)的方法。4了解可編程邏輯器件的分類、結(jié)構(gòu)及特性，了解可編程邏輯器件的編程方法。5熟悉EDA技術(shù)的應(yīng)用，掌握數(shù)字電路常用組合邏輯和時(shí)序邏輯道路的設(shè)計(jì)，并初步具有數(shù)字系統(tǒng)的設(shè)計(jì)能力。通過本課程的學(xué)習(xí)，目的是使學(xué)生從功能電路設(shè)計(jì)轉(zhuǎn)向系統(tǒng)設(shè)計(jì)，由傳統(tǒng)的通用集成電路的應(yīng)用轉(zhuǎn)向可編程邏輯器件的應(yīng)用，從硬件設(shè)計(jì)轉(zhuǎn)向硬件軟件高度滲透

4、的設(shè)計(jì)，從而拓寬數(shù)字技術(shù)知識(shí)面和設(shè)計(jì)能力。課程的基本要求是掌握數(shù)字設(shè)計(jì)的基本方法，算法的設(shè)計(jì)方法， VHDL語(yǔ)言的基本概念、語(yǔ)法特征和應(yīng)用，以及PLD的原理、組成及應(yīng)用。三、本課程與相關(guān)課程的聯(lián)系本課程的先修課程為電路分析基礎(chǔ)、C語(yǔ)言程序設(shè)計(jì)、數(shù)字邏輯電路等信息與通信類專業(yè)基礎(chǔ)課。.課程內(nèi)容與考核目標(biāo)試卷中對(duì)不同能力層次的試題比例大致是：“識(shí)記”為10%、“理解”為30%、“應(yīng)用” 為60%。第一章 EDA技術(shù)概述一、課程內(nèi)容1 、EDA技術(shù)及其發(fā)展 2 、Top-down設(shè)計(jì)3 、數(shù)字設(shè)計(jì)的流程 4 、常用的EDA軟件工具 5、 EDA技術(shù)的發(fā)展趨勢(shì)二、學(xué)習(xí)目的與要求 本章介紹的是EDA技術(shù)

5、的發(fā)展，要求掌握數(shù)字設(shè)計(jì)的流程及常用EDA軟件工具。三、考核知識(shí)點(diǎn)與考核要求1 、EDA技術(shù)及其發(fā)展，要求達(dá)到“識(shí)記”層次。2 、Top-down設(shè)計(jì)，要求達(dá)到“識(shí)記”層次。3 、數(shù)字設(shè)計(jì)的流程，要求達(dá)到“理解”層次。4 、常用的EDA軟件工具，要求達(dá)到“識(shí)記”層次。5、 EDA技術(shù)的發(fā)展趨勢(shì)，要求達(dá)到“識(shí)記”層次。 第二章 FPGA/CPLD器件 一、課程內(nèi)容1、 PLD器件概述2、 PLD的基本原理與結(jié)構(gòu)3、 CPLD的原理與結(jié)構(gòu)4、 FPGA/CPLD的編程與配置5、 FPGA/CPLD器件概述6、 FPGA/CPLD的發(fā)展趨勢(shì) 二、學(xué)習(xí)目的與要求 本章介紹的是PLD器件的概述，要求掌握

6、PLD的原理與結(jié)構(gòu)。三、考核知識(shí)點(diǎn)與考核要求1、 PLD器件概述，要求達(dá)到“識(shí)記”層次。2、 PLD的基本原理與結(jié)構(gòu)，要求達(dá)到“識(shí)記”層次。3、 低密度PLD的原理與結(jié)構(gòu)，要求達(dá)到“識(shí)記”層次。4、 CPLD的原理與結(jié)構(gòu)，要求達(dá)到“理解”層次。5、 FPGA的原理與結(jié)構(gòu)，要求達(dá)到“識(shí)記”層次。6、 FPGA/CPLD的編程元件，要求達(dá)到“識(shí)記”層次。7、 邊界掃描測(cè)試技術(shù)，要求達(dá)到“識(shí)記”層次。8、 FPGA/CPLD的編程與配置，要求達(dá)到“識(shí)記”層次。9、 FPGA/CPLD器件概述，要求達(dá)到“識(shí)記”層次。10、 FPGA/CPLD的發(fā)展趨勢(shì) ，要求達(dá)到“識(shí)記”層次。 第三章 Quartus

7、 II集成開發(fā)工具 一、課程內(nèi)容1 、基于Quartus II進(jìn)行EDA設(shè)計(jì)開發(fā)的流程 2、Quartus II原理圖設(shè)計(jì)3、Quartus II的時(shí)序分析 4、編譯和仿真5、計(jì)數(shù)器74161設(shè)計(jì)舉例 二、學(xué)習(xí)目的與要求基于Quartus II進(jìn)行EDA設(shè)計(jì)開發(fā)的流程 以及Quartus II原理圖設(shè)計(jì)、時(shí)序分析、 編譯和仿真等，計(jì)數(shù)器74161設(shè)計(jì)舉例 。三、考核知識(shí)點(diǎn)與考核要求1、基于Quartus II進(jìn)行EDA設(shè)計(jì)開發(fā)的流程，要求達(dá)到“理解”層次。2、Quartus II原理圖設(shè)計(jì)方法，要求達(dá)到“應(yīng)用”層次。3、基于Quartus II，用74283（4位二進(jìn)制全加器）設(shè)計(jì)實(shí)現(xiàn)一個(gè)8位

8、全加器，并進(jìn)行綜合和仿真，查看綜合結(jié)果和仿真結(jié)果，要求達(dá)到“應(yīng)用”層次。4、Quartus II的優(yōu)化設(shè)置方法，要求達(dá)到“識(shí)記”層次。5、Quartus II的時(shí)序分析 ，要求達(dá)到“識(shí)記”層次。6、基于宏功能模塊的設(shè)計(jì)，要求達(dá)到“識(shí)記”層次。7、鎖相環(huán)模塊，要求達(dá)到“識(shí)記”層次。第四章 Verilog設(shè)計(jì)初步一、課程內(nèi)容1、 Verilog簡(jiǎn)介2、 Verilog模塊的結(jié)構(gòu)3、 Verilog基本組合電路設(shè)計(jì)4、 Verilog基本時(shí)序電路設(shè)計(jì) 二、學(xué)習(xí)目的與要求通過本章學(xué)習(xí)，正確掌握Verilog語(yǔ)言的基本概念、語(yǔ)法特征，要求應(yīng)用Verilog語(yǔ)言來(lái)描述各種實(shí)際的電路。要求掌握基于Veril

9、og語(yǔ)言的組合邏輯電路設(shè)計(jì)和時(shí)序邏輯電路設(shè)計(jì)。三、考核知識(shí)點(diǎn)與考核要求1、Verilog語(yǔ)言的特點(diǎn)，要求達(dá)到“識(shí)記”層次。2、Verilog模塊的結(jié)構(gòu)，要求達(dá)到“理解”層次。3、Verilog基本組合電路設(shè)計(jì)方法，要求達(dá)到“應(yīng)用”層次。 例：三人表決電路的Verilog描述4、Verilog基本時(shí)序電路設(shè)計(jì)方法，要求達(dá)到“應(yīng)用”層次。第五章 Verilog語(yǔ)法與要素 一、課程內(nèi)容1、 Verilog語(yǔ)言要素2、 常量3、 數(shù)據(jù)類型4、 參數(shù)5、 向量6、 運(yùn)算符二、學(xué)習(xí)目的與要求本章介紹的是Verilog語(yǔ)法與要素，要求掌握Verilog語(yǔ)言里的常量、數(shù)據(jù)類型等各種參數(shù)。三、考核知識(shí)點(diǎn)與考核要

10、求1、 Verilog語(yǔ)言要素，要求達(dá)到“識(shí)記”層次。2、 常量，要求達(dá)到“理解”層次。3、 數(shù)據(jù)類型，要求達(dá)到“識(shí)記”層次。4、 參數(shù)，要求達(dá)到“識(shí)記”層次。5、 向量，要求達(dá)到“識(shí)記”層次。6、 運(yùn)算符，要求達(dá)到“理解”層次。第六章 Verilog行為語(yǔ)句 一、課程內(nèi)容1、 過程語(yǔ)句2、塊語(yǔ)句3、賦值語(yǔ)句4、條件語(yǔ)句5、循環(huán)語(yǔ)句6、編譯指示語(yǔ)句7、任務(wù)與函數(shù) 8、順序執(zhí)行與并發(fā)執(zhí)行二、學(xué)習(xí)目的與要求本章介紹的是Verilog行為 ，要求掌握Verilog語(yǔ)言里的各種不同語(yǔ)句的用法。三、考核知識(shí)點(diǎn)與考核要求1、過程語(yǔ)句（initial、always），其中initial要求達(dá)到“識(shí)記”層次。

11、always要求達(dá)到“理解”層次。2、塊語(yǔ)句（begin-end、fork-join），其中begin-end要求達(dá)到“理解”層次。fork-join要求達(dá)到“識(shí)記”層次。3、賦值語(yǔ)句（assign、=、<=），要求達(dá)到“理解”層次。4、條件語(yǔ)句（if-else、case、casez、casex），要求達(dá)到“理解”層次。5、循環(huán)語(yǔ)句（for、forever、repeat、while），要求達(dá)到“理解”層次。6、編譯指示語(yǔ)句（define、include、ifdef、else、endif），要求達(dá)到“識(shí)記”層次。7、任務(wù)（task）與 函數(shù)（function），要求達(dá)到“識(shí)記”層次。8、順

12、序執(zhí)行與并發(fā)執(zhí)行，其中并發(fā)執(zhí)行l(wèi)要求達(dá)到“識(shí)記”層次。順序執(zhí)行要求達(dá)到“理解”層次。9、順序執(zhí)行的例子，要求達(dá)到“應(yīng)用”層次。第七章 Verilog設(shè)計(jì)的層次與風(fēng)格 一、課程內(nèi)容1、結(jié)構(gòu)（Structural）描述2、行為（Behavioural）描述3、基本組合電路設(shè)計(jì)4、基本時(shí)序電路設(shè)計(jì)二、學(xué)習(xí)目的與要求通過本章學(xué)習(xí)，要求掌握Verilog語(yǔ)言設(shè)計(jì)幾種常用的描述方法，并能夠編寫基本組合邏輯電路的設(shè)計(jì)程序和時(shí)序邏輯電路的設(shè)計(jì)程序。三、考核知識(shí)點(diǎn)與考核要求1、Verilog設(shè)計(jì)的層次，要求達(dá)到“識(shí)記”層次。2、結(jié)構(gòu)（Structural）描述，要求達(dá)到“識(shí)記”層次。 3、行為描述的特點(diǎn)，要求達(dá)

13、到“識(shí)記”層次。 4、門元件的調(diào)用，要求達(dá)到“理解”層次。5、行為描述的應(yīng)用，要求達(dá)到“應(yīng)用”層次。 例：行為描述的1位全加器6、數(shù)據(jù)流描述特點(diǎn)，要求達(dá)到“識(shí)記”層次。 例：數(shù)據(jù)流描述的1位全加器，要求達(dá)到“應(yīng)用”層次。第八章 Verilog設(shè)計(jì)進(jìn)階 一、課程內(nèi)容1、 加法器設(shè)計(jì)2、乘法器3、數(shù)字跑表 4、實(shí)用多功能數(shù)字鐘 二、學(xué)習(xí)目的與要求通過本章學(xué)習(xí)，要求能夠利用Verilog語(yǔ)言設(shè)計(jì)幾種常用的數(shù)字系統(tǒng)，為今后的系統(tǒng)設(shè)計(jì)打下一個(gè)良好的基礎(chǔ)。三、考核知識(shí)點(diǎn)與考核要求1、加法器設(shè)計(jì)，要求達(dá)到“應(yīng)用”層次。2、乘法器，要求達(dá)到“理解”層次。3、數(shù)字跑表，要求達(dá)到“應(yīng)用”層次。4、 設(shè)計(jì)一個(gè)可預(yù)置

14、的16進(jìn)制計(jì)數(shù)器，要求達(dá)到“應(yīng)用”層次。5、實(shí)用多功能數(shù)字鐘，要求達(dá)到“應(yīng)用”層次。實(shí)踐環(huán)節(jié)一、 類型課程實(shí)驗(yàn)二、考核目的與要求 通過上機(jī)及使用EDA實(shí)驗(yàn)開發(fā)系統(tǒng)，加深對(duì)課程內(nèi)容的理解，增加感性認(rèn)識(shí)，提高Verilog HDL軟件設(shè)計(jì)、編寫及程序調(diào)試能力。 要求所編的程序能正確運(yùn)行，并提交實(shí)驗(yàn)報(bào)告。實(shí)驗(yàn)報(bào)告的基本要求為： 1、需求分析：陳述程序設(shè)計(jì)的任務(wù)，強(qiáng)調(diào)實(shí)驗(yàn)要做什么，明確規(guī)定： （1）輸入的形式； （2）輸出的形式； （3）程序所能達(dá)到的功能； （4）測(cè)試：包括正確的輸入和仿真輸出結(jié)果以及實(shí)驗(yàn)系統(tǒng)的輸出結(jié)果。 2、概要設(shè)計(jì)：說(shuō)明所用到的開發(fā)工具、實(shí)驗(yàn)的系統(tǒng)、層次設(shè)計(jì)關(guān)系。 3、詳細(xì)設(shè)計(jì)：

15、提交帶注釋的VHDL語(yǔ)言程序或以原理圖輸入電路圖。4、調(diào)試分析：（1）調(diào)試過程中所遇到的問題及解決方法； （2）經(jīng)驗(yàn)與體會(huì)； （3）程序所能達(dá)到的功能； （4）測(cè)試結(jié)果：答應(yīng)設(shè)計(jì)輸入所實(shí)現(xiàn)的結(jié)果。三、實(shí)驗(yàn)大綱實(shí)驗(yàn)總時(shí)數(shù)為16學(xué)時(shí)。數(shù)字系統(tǒng)設(shè)計(jì)與PLD應(yīng)用技術(shù)課程實(shí)驗(yàn)實(shí)驗(yàn)一 Quartus II工具軟件的使用方法內(nèi)容：1、Quartus II輸入設(shè)計(jì)法的編輯、編譯、仿真和編程下載的操作過程。 2、EDA試驗(yàn)儀的使用方法。實(shí)驗(yàn)二 原理圖設(shè)計(jì)實(shí)驗(yàn)內(nèi)容：1、用原理圖輸入法設(shè)計(jì)設(shè)計(jì)一位全加器電路，并完成相應(yīng)的編輯、編譯、仿真和編程下載的操作。 2、用設(shè)計(jì)好的一位全加器電路，設(shè)計(jì)4位加法器電路，掌握用原理

16、圖輸入法實(shí)現(xiàn)數(shù)字系統(tǒng)的層次化設(shè)計(jì)。實(shí)驗(yàn)三 Verilog HDL編程實(shí)驗(yàn)（1）內(nèi)容：1、用Verilog HDL設(shè)計(jì)編碼器（CT74138）和優(yōu)先編碼器電路。2、完成編碼器設(shè)計(jì)的編輯、編譯、仿真和編程下載的操作。實(shí)驗(yàn)四 Verilog HDL編程實(shí)驗(yàn)（2）1、 用Verilog HDL設(shè)計(jì)計(jì)數(shù)器（CT74161和CT74160）電路。2、 完成計(jì)數(shù)器設(shè)計(jì)的編輯、編譯、仿真和編程下載的操作。實(shí)驗(yàn)五 Verilog HDL編程實(shí)驗(yàn)（3）1、 用Verilog HDL設(shè)計(jì)分頻器電路。2、 完成分頻器設(shè)計(jì)的編輯、編譯、仿真和編程下載的操作。實(shí)驗(yàn)六 系統(tǒng)實(shí)驗(yàn)（1）內(nèi)容：1、完成計(jì)時(shí)器系統(tǒng)電路的設(shè)計(jì)。 2

17、、完成計(jì)時(shí)器系統(tǒng)電路的編輯、編譯、仿真和編程下載的操作。實(shí)驗(yàn)七 系統(tǒng)實(shí)驗(yàn)（2）內(nèi)容：1、按鍵加法減法電路的設(shè)計(jì)。2、完成按鍵計(jì)數(shù)電路的編輯、編譯、仿真和編程下載的操作。實(shí)驗(yàn)八 系統(tǒng)實(shí)驗(yàn)（3）內(nèi)容：1、電子日歷的設(shè)計(jì)。 2、完成電子日歷電路的編輯、編譯、仿真和編程下載的操作。.有關(guān)說(shuō)明與實(shí)施要求 一、 關(guān)于課程內(nèi)容與考核目標(biāo)中相關(guān)提法的說(shuō)明本課程的考核目標(biāo)共分為三個(gè)能力層次：識(shí)記、理解和應(yīng)用，他們之間是遞進(jìn)等級(jí)的關(guān)系，后者必須建立在前者基礎(chǔ)上。其具體含義為：識(shí)記：能知道有關(guān)的名詞、概念、知識(shí)的含義，并能正確認(rèn)識(shí)和表述，是最低層次的要求。理解：在識(shí)記的基礎(chǔ)上，能全面把握基本概念、基本原理、基本方法

18、，能掌握有關(guān)概念、原理、方法的區(qū)別與聯(lián)系，是較高層次的要求。應(yīng)用：在理解的基礎(chǔ)上，能運(yùn)用基本概念、基本原理、基本方法分析和解決有關(guān)的理論問題和實(shí)際問題?！皯?yīng)用”一般分為“簡(jiǎn)單應(yīng)用”和“綜合應(yīng)用”，其中“簡(jiǎn)單應(yīng)用”指在理解的基礎(chǔ)上能用學(xué)過的一兩個(gè)知識(shí)點(diǎn)分析和解決簡(jiǎn)單的問題；“綜合應(yīng)用”指在簡(jiǎn)單應(yīng)用的基礎(chǔ)上能用學(xué)過的多個(gè)知識(shí)點(diǎn)綜合分析和解決比較復(fù)雜的問題，是最高層次的要求。二 、教材 數(shù)字系統(tǒng)設(shè)計(jì)與Verilog HDL第四版，王金明主編，電子工業(yè)出版社出版，2011年版。 三、學(xué)習(xí)指導(dǎo)方法自學(xué)能力的培養(yǎng)是至關(guān)重要的，如果能掌握良好的自學(xué)方法，將起到事半功倍的效果。為了有助于自學(xué)，以便能更好的掌握

19、這么課程，希望同學(xué)們?cè)谧詫W(xué)過程中注意以下幾點(diǎn)： 1、學(xué)生自學(xué)時(shí)，應(yīng)先仔細(xì)閱讀本大綱，明確大綱規(guī)定的課程內(nèi)容和考試目標(biāo)及所列各章中考核的知識(shí)點(diǎn)和考核要求，以便突出重點(diǎn)，有的放矢地掌握課程內(nèi)容。2、在了解考試大綱內(nèi)容的基礎(chǔ)上，根據(jù)考核知識(shí)點(diǎn)和考核要求，認(rèn)真閱讀教材，把握各章節(jié)的具體內(nèi)容，吃透每個(gè)知識(shí)點(diǎn)，對(duì)基本概念和基本原理必須深刻理解， 對(duì)基本方法牢固掌握，并融會(huì)貫通，在頭腦中形成完整的內(nèi)容體系。3、在自學(xué)各章節(jié)內(nèi)容時(shí)，能夠在理解的基礎(chǔ)上加以記憶，切勿死記硬背；同時(shí)在對(duì)一些知識(shí)內(nèi)容進(jìn)行理解把握時(shí)，聯(lián)系實(shí)際問題思考，從而達(dá)到深層次的認(rèn)識(shí)水平。4、為了提高自學(xué)效果，應(yīng)結(jié)合自學(xué)內(nèi)容，盡可能的多看一些例題

20、和動(dòng)手做一些練習(xí)。在指定教材中，每張中均提供了例題，這些例題多為實(shí)際應(yīng)用的例子，具有代表性，考生應(yīng)在自學(xué)過程中仔細(xì)閱讀，從而幫助理解概念和應(yīng)用知識(shí)；此外，在各章末均附有豐富的習(xí)題，動(dòng)手做練習(xí)是達(dá)到理解、記憶、應(yīng)知應(yīng)會(huì)的好辦法。四、課程學(xué)分本課程總共五個(gè)學(xué)分，其中含實(shí)驗(yàn)一學(xué)分。五、對(duì)社會(huì)助學(xué)的要求1、 熟知考試大綱對(duì)課程提出的總要求和各章的知識(shí)點(diǎn)。2、 掌握各知識(shí)點(diǎn)要求達(dá)到的能力層次，并深刻理解對(duì)各知識(shí)點(diǎn)的考核目標(biāo)。3、 輔導(dǎo)時(shí)， 應(yīng)以考試大綱為依據(jù)，制定的教材為基礎(chǔ)，不要隨意增刪內(nèi)容，以免與大綱脫節(jié)。4、 輔導(dǎo)時(shí)，應(yīng)對(duì)學(xué)習(xí)方法進(jìn)行指導(dǎo)。提倡“認(rèn)真閱讀教材，刻苦鉆研教材，主動(dòng)爭(zhēng)取幫助，依靠自己學(xué)通”的方法。5、 輔導(dǎo)時(shí)， 要注意突出重點(diǎn)， 對(duì)學(xué)生提出的問題，不要有問即答，要積極啟發(fā)引導(dǎo)。6、 注意對(duì)應(yīng)考者能力的培養(yǎng)，特別是對(duì)自學(xué)能力的培養(yǎng)， 要引導(dǎo)學(xué)生逐步學(xué)會(huì)獨(dú)立學(xué)習(xí)，在自學(xué)過程中善于提出問題，分析問題，做出判斷， 解決問題。7、 要使學(xué)生了解試題的難易與能力層次高低兩者不完全是