試驗(yàn)二一位8421BCD碼加法器的設(shè)計(jì)

1、實(shí)驗(yàn)二 一位8421BCD碼加法器的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?,理解四位加法器7483和四位比較器7485的工作原理及使用2,掌握一位8421BCD碼加法器的工作過程3,進(jìn)一步熟悉Quartus軟件的使用，了解設(shè)計(jì)的全過程，二、實(shí)驗(yàn)內(nèi)容1,采用畫原理圖的方法設(shè)計(jì)一位 8421BCD碼加法器。要求使用四位 加法器7483和四位比較器7485及必要的邏輯門電路。三、分析過程7483是四位二進(jìn)制加法器，其進(jìn)位規(guī)則是逢16進(jìn)1。而8421BCD 碼表示的是十進(jìn)制數(shù)，進(jìn)位規(guī)則是逢10進(jìn)1。用7483將兩個(gè)1位BCD 碼相加時(shí)，當(dāng)和小于等于9時(shí)，結(jié)果正確；當(dāng)和大于9時(shí)，需加6 進(jìn)行修正。實(shí)驗(yàn)中要求使用7483、7

2、485及必要的邏輯門完成。由于 7483通 過輸出引腳C4 S3 & S1 S）輸出二進(jìn)制的和，7485是四位比較器，關(guān)鍵 在于如何通過7483及7485的輸出判斷何時(shí)應(yīng)對結(jié)果修正以及如何修 正。由于兩個(gè)1位十進(jìn)制數(shù)相加時(shí)，和的取值范圍是 018,將該范圍內(nèi)各數(shù)值對應(yīng)的二進(jìn)制數(shù)和 8421BCD碼列表，以便尋找 何時(shí)應(yīng)對結(jié)果修正以及如何修正十進(jìn) 制;進(jìn)制數(shù)十進(jìn)制數(shù)備注C4S3S2S1S0DCD3D2D1D0小需修 正000000000001000010000120001000010300011000114001000010050010100101600110001107001110011180

3、1000010009010010100110010F010000需要修正110101110001120110010010130110110011140111010100150111110101161000010110171000110111181001011000從表中分析可得出如下結(jié)論:當(dāng)7483輸出的二進(jìn)制數(shù)的和為 0-9時(shí)，即S3 S2 S1 S0 9時(shí)結(jié) 果正確，不需修正；當(dāng)和為 10-15時(shí)S3 S2 S1 S0 9時(shí)，需加6 修正，此種情況可將7483的輸出S3 S2 S1 S送入7485的輸入引腳 A3 A2 A1 A0將1001 （即9）送入7485另一組輸入弓I腳 B3 B2

4、 B1 B0 若7485的輸出AB=1,則說明需加6修正；當(dāng)和為16、17、18時(shí)， 結(jié)果需加6修正。此種情況7483的輸出S3 S2 S1 S0 9,但C4=1。綜合以上分析，當(dāng)7483輸出的二進(jìn)制數(shù)的和S3 S2 S1 S0 9或 C4=1時(shí)結(jié)果需修正。此修正的條件可通過 7485的輸出AB和7483 輸出的C4通過邏輯或門（OR1）獲得。當(dāng)OR1輸出為1時(shí)需修正， 當(dāng)OR1輸出為0時(shí)不需修正。（分析出何時(shí)應(yīng)對結(jié)果修正）需再使用一片7483實(shí)現(xiàn)加6修正，將第一片7483輸出的二 進(jìn)制數(shù)的和S3 S2 S1 S送入第二片7483的輸入引腳A3 A2 A1 A0第 二片7483的輸入引腳 B3 B2 B1 B喉入0、OR1輸出、OR1輸出、0。 由于不需修正時(shí)，OR1輸出為0,需修正時(shí)OR1輸出為1,實(shí)現(xiàn)加6 修正。（分析了如何實(shí)現(xiàn)修正）分析BCD碼十位獲得，當(dāng) 第一片7483輸出的二進(jìn)制數(shù)的和為 016時(shí)，BCD碼十位由第二片7483輸出的C4獲得，當(dāng)?shù)谝黄?483 輸出的二進(jìn)制數(shù)的和為16、17、18時(shí)，BCD碼十位由第一片7483輸 出的C4獲得。因止匕BCD碼十位由兩片7483的C4經(jīng)過邏輯或門（OR2） 獲