VHDL課程設計報告書

1、word格式整理版可編程邏輯器件及應用課程設計題 目：數(shù)字電子鐘設計與實現(xiàn)姓 名：11111學 號：111111111班 級：111111111同組人員：1111指導教師： 1111完成日期：111111111學習參考word格式整理版目錄一、設計目的二、設計內(nèi)容三、設計原理四、設計方法4.1 分頻器輸入1024Hz頻率,輸出1Hz和512Hz信號4.2 六十進制計數(shù)器4.3 二十四進制計數(shù)器4.4 整點報時模塊數(shù)據(jù)選擇器4.5 校時校分模塊4.6 完整數(shù)字鐘4.7 開發(fā)平臺及硬件顯示結(jié)果五、課程設計總結(jié)學習參考word格式整理版設計目的1,熟練的運用數(shù)字系統(tǒng)的設計方法進行數(shù)字系統(tǒng)設計2,掌握

2、較復雜的數(shù)字系統(tǒng)設計4.8 握原理圖設計方法和VHDIM言設計方法設計內(nèi)容分別用原理圖和VHD用言設計1.顯示時、分、秒的數(shù)字鐘,顯示格式如下:圖L格式顯示具有清零、校時、校分、整點報時等功能三、設計原理圖1數(shù)字蚌的系統(tǒng)恬圖學習參考word格式整理版該系統(tǒng)由振蕩器、分頻器、“時、分、秒計數(shù)器、譯碼器及顯示器、校時 電路、整點報時電路等組成.石英晶體振蕩器和分頻器產(chǎn)生整個系統(tǒng)的時基信號, 它直接決定計時系統(tǒng)的精度.“秒計數(shù)器采用六十進制計數(shù)器,每累計 60秒 向“分計數(shù)器進位；“分計數(shù)器采用六十進制計數(shù)器,每累計 60分向“時 計數(shù)器進位；“時計數(shù)器采用二十四進制計數(shù)器,根據(jù)“24翻1規(guī)律計數(shù).

3、“時、分、秒計數(shù)器的輸出經(jīng)譯碼器送顯示器顯示.校時電路用來當計時出現(xiàn) 誤差時對“時、分、秒進行校對調(diào)整.整點報時電路是根據(jù)計時系統(tǒng)的輸出狀 態(tài)產(chǎn)生一脈沖信號,然后去觸發(fā)音頻發(fā)生器實現(xiàn)報時.四、設計方法4.1 分頻器輸入1024Hz頻率,輸出1Hz和512Hz信號數(shù)字鐘系統(tǒng)中需要1Hz、512H1024Hz三種脈沖信號.1Hz信號用于計數(shù) 的秒信號,也用于校時、校分的信號,1024Hz和512Hz用于整點報時.由于系 統(tǒng)板上提供1024Hz信號,用分頻器可得到這些信號.1原理圖設計原理圖設計時,可用三個16進制計數(shù)器74161串接后得到1Hz、512Hz 兩種脈沖信號.分頻器原理圖：分頻器仿真波

4、形:幡 MSTOirf 我 Owl 的 a W CUi 1Q14W t»4ui13 0M 喝 M 期 Mfat 1 的 jhiiT*X 函喻 :3而a/is* “Mi知LWwrmjutiwnnrtjmjOTrtnnnintnnnTOWnnitJuinjuwumnnjumjtJUTOuVu PLTLPLTLP1rLTrT1rLTLPLPLP1r1r1rLPLPLJ1r禺一學習參考word格式整理版由仿真波形可以看出,輸入為 1024Hz (實驗仿真時沒有精確計算周期)信號, 512Hz的輸出端頻率變?yōu)檩斎氲囊话?1Hz輸出端頻率變?yōu)檩斎氲?/1024,可知 所設計分頻器具有將1024H

5、z信號分頻得到512Hz和1Hz信號的功能.2) VHD用言設計VHD印言設計分頻器是,可做一個10位二進制計數(shù)器,其中輸出的512Hz=out(0),1Hz=out(9).分頻器VHD語言：LIBRARYIEEE ;USEIEEE .STD_LOGIC_1164ALL;USEIEEE . STD_LOGIC_ARITHALL;USEIEEE . STD_LOGIC_UNSIGNEALL;ENTITY fenpin isPORT(clk : I N STD_LOGIC;out1 :OUTSTD_LOGIQout512 : OUTSTD_LOGIC);ENDfenpin ;ARCHITECTUR

6、E OFfenpin ISSIGNAL count : STD_LOGIC_VECTOR9 DOWNTO);BEGINBEGINif(endcount <= count + 1 ; if;PROCESS(lk ) clk' event AND clk ='0' ) thenENDPROCESS;out512 <= count (0);out1 <= count (9);ENDa ;4.2六十進制計數(shù)器1)原理圖設計74160分別設計一個帶清零功能的10進制計數(shù)器和6進制計數(shù)器, 然后串聯(lián)起來就是六十進制計數(shù)器.60進制計數(shù)器原理圖如下：學習參考word

7、格式整理版60進制計數(shù)器仿真波形:MWnwTtnHnnTtnnwtnTnnTTtrDwnwnnnnnmWT膿MStOiflN如i酌M由仿真波形可看出,在計數(shù)脈沖作用下,輸出端高四位 q60H3,q60H2,q60H1,q60H0的 bcd 碼在 05 之間循環(huán),而低四位 q60L3,q60L2,q60L1,q60L0在09之間循環(huán),這樣完成了 059的計數(shù)功能.2) VHD陰言設計VHD印言設計時,整體設計一個帶清零功能的60進制計數(shù)器的BCDK計數(shù)器.輸出低四位為 outbcd3.0, 高四位為outbce7.0.學習參考word格式整理版60進制計數(shù)器VHD印言：LIBRARYIEEE ;

8、USEIEEE .STD_LOGIC_1164ALL;USEIEEE . STD_LOGIC_ARITHALL;USEIEEE . STD_LOGIC_UNSIGNEALL;ENTITY bcd60 isPORT(clk : I N STD_LOGIC;reset : IN STD_LOGICc:OUTSTD_LOGIC;daout :OUTSTD_LOGIC_VECTO DOWNTO);ENDbcd60 ;ARCHITECTURE OFbcd60 ISSIGNAL count : STD_LOGIC_VECTO DOWNTO); BEGINPROCESS(lk , reset )BEGINi

9、f( reset = '1' ) then count <= "00000000"elsif (clk' event AND clk ='1' ) then if( count < "01011001" ) thenif( count ( 3 downto 0 )= "1001" )then count <= count +7;elsecount <= count + 1 ;c <= '0'end if; elsecount <= "

10、00000000"c <= '1'end if;end if;ENDPROCESS;daout <= count ;ENDa ;4.3二十四進制計數(shù)器1原理圖設計原理圖設計時,用74160設計一個帶清零功能的24進制BCD®計數(shù)器.q24H3,q24H2,q24H1,q24H0為輸出的高四位,其在 00000010 即02之間循環(huán),q24L3, q24L2,q24L1,q24L0為輸入的低四位,其在00001001即在09之間循環(huán).后一個74160在計數(shù)脈沖作用下計數(shù),學習參考word格式整理版當?shù)?后,再一個脈沖便產(chǎn)生進位信號,RCOS產(chǎn)生一個

11、脈沖送到前一 個74160使之加一.當前一個74160為2,后有一個74160為3時產(chǎn)生 清零信號,使兩個計數(shù)器同時清零.這樣便完成 24進制計數(shù).24進制計數(shù)器原理圖：24進制計數(shù)器仿真波形3qp 4 切忖時* M 初25»0wiMM 45 Qua MM 轉(zhuǎn)如 «Q Dirt M 1 而值immnmiHnJlimnjinjumnnmuuuumjuiminjumjuumnnmuinjmnmuuinnjmjuinjinnj的.匏®O®®®OCEXi®©0®®®®9®&

12、#174;®®E®0®®®0®®®E®032) VHD陰言設計VHDL®言設計時,整體設計一個帶清零功能的 24進制BC加計數(shù) 24進制BCM VHD格言代碼：LIBRARYIEEE ;USEIEEE . STD LOGIC 1164ALL;USEIEEE . STD_LOGIC_ARITALL;USEIEEE . STD-LOGIC-UNSIGNEALL;ENTITY bcd24 isPORT(clk : I N STD LOGIC;reset :IN-STD LOGIQc:ENDb

13、cd24 ;daout :OUTSTD_L0GC-VECTQW DOWNTO);學習參考word格式整理版ARCHITECTURE OF bcd24 ISSIGNAL count : STD LOGIC VECTOR DOWNTO);BEGINPROCESS , reset )BEGINif( reset = '1' ) then count <= "00000000"elsif (clk' event AND clk ='1' ) thenif( count (3 downto 0 )= "1001" )

14、then if( count < "00100011" ) then count <= count +7;else count <= "00000000"end if;elsif (count < "00100011" ) then count <= count + 1 ;c<= '0'elsecount <= "00000000"c<= '1'end if;end if;END PROCESS;daout <= count;EN

15、D a;4.4整點報時模塊數(shù)據(jù)選擇器1原理圖整點報時是數(shù)字鐘最根本功能電路之一.要求在離整點 10s時進行報時,即 當時間在59:51、59:53、59:55、59:57時以低音512Hz信號持續(xù)1s發(fā)出整點報 時的預警聲,在59:59時以高音1024Hz信號持續(xù)1s發(fā)出整點報時聲.當59:5X時,小時輸出的八位數(shù)是 01011001,分的八位數(shù)是0101XXXX將其中 高電平對應得管腳接到與非門,當計數(shù)器到達 59:5X時與非門的輸出為0,將4 選1數(shù)據(jù)選擇器翻開.將秒信號的個位 sLa、sLd分別接到4選1數(shù)據(jù)選擇器地 址端A、Bo如圖：- MULTIPLEXER> speaker從

16、真值表看出:mLdmLcmLbmLa顯示十進制數(shù)mLd mLsffl 合00r 000p00n00011010010200學習參考word格式整理版001130101P 0040001015010110600011170110008001001901當 59:51、59:53、59:55、59:57 時,mLa mLd為 01,從上圖看出選中 2C1端口,喇叭發(fā)出512Hz低音信號.當59:59是,mLa mLd為11.從上圖看出選中端口2c3,喇叭發(fā)出1024Hz高音信號.2 ) VHDLS言代碼LIBRARYIEEE ;USEIEEE .STD_LOGIC_1164ALL;USEIEEE

17、. STD_LOGIC_ARITHALL;USEIEEE . STD_LOGIC_UNSIGNEALL;ENTITY baoshi isPORT(clock : IN STD_LOGICclk1024 ,clk512 :IN STD_LOGIQtm, tc :IN STD_LOGIC_VECTO(F7 DOWNTO);speaker :OUT STD_LOGIC)；ENDbaoshi ;ARCHITECTURE OFbaoshi ISBEGINPROCESStm, tc , clock )beginif( tm = "01011001" AND tc (7 downto 4

18、 )="0101" AND tc (0)='1' )then if( tc (3 downto 0) = "1001" )thenspeaker <= clk1024 ;elsespeaker <= clk512 ;end if;elsespeaker <= '0'end if;ENDPROCESS;ENDa ;3 .5校時校分模塊校時校分電路中用到2選1電路進行信號選擇.原理圖：學習參考word格式整理版HB¥mux£1 aJLK0仿真波形:VHD格言代碼：LIBRARYIEEE ;

19、USEIEEE . STD_LOGIC_1164ALL;ENTITY mux21 isPORT(a, b: IN STD LOGIC;s:IN-STD LOGICy:OUTSTD_LOGIC);ENDmux21 ;ARCHITECTUREne OFmux21 IS BEGINPROCESS b,s)beGinif( s='0' ) theny<=a;elsey<=b;end if;END PROCESS;mLdENDone ;1GN 1C0 1C1 1C22GN 2CC2選1數(shù)據(jù)選擇器頂層文件2選1電路接在前級向后問進位信號之 問.2選1電路輸入信號一個是前級向后級 的進位信號,另一個是1Hz信號.當SEL信號等于1時選擇A端信號,輸入下級 時鐘端的信號為1Hz信號,實現(xiàn)校時、校分；當SEL信號等于0時選擇B端信號, 輸