VHDL設(shè)計(jì)方案多功能數(shù)字鐘

1、EDA期末作業(yè)班級(jí)：020914（一）選題目的學(xué)習(xí)使用 Quartusll 9.0,鞏固已掌握的 EDA 知識(shí)，增強(qiáng)自己的動(dòng)手實(shí)踐能力。（二）設(shè)計(jì)目標(biāo)實(shí)現(xiàn)多功能數(shù)字鐘的設(shè)計(jì)，主要有以下功能：1計(jì)時(shí)，并且可以 24 小時(shí)制和 12 小時(shí)制轉(zhuǎn)換。2鬧鐘3整點(diǎn)報(bào)時(shí)4秒表（三）實(shí)現(xiàn)方案該課題的實(shí)現(xiàn)過(guò)程大體如下：先對(duì) 4MHZ 的信號(hào)進(jìn)行分頻使其變?yōu)?1HZ 將該信號(hào)加入計(jì)數(shù) 器中（模60 和模 24/12 ）實(shí)現(xiàn)基本時(shí)鐘功能；然后在此基礎(chǔ)上加入鬧鐘，秒表，整點(diǎn)報(bào) 時(shí)，24/12 小時(shí)制轉(zhuǎn)換模塊；最后在動(dòng)態(tài)顯示電路中實(shí)現(xiàn)上述功能。（四）設(shè)計(jì)過(guò)程、模塊仿真及實(shí)現(xiàn)結(jié)果一、分頻器分頻器的 VHDL 語(yǔ)言為（4

2、M 分頻）library ieee。use ieee.std_logic_1164.all。use ieee.std_logic_unsigned.all。en tity fenpinqi isport(clk_in : in std_logic。clk_out : out std_logic)。end fenpinqi。architecture behivor of fenpinqi issignal cou : std_logic_vector(21 downto 0)。beginprocess(clk_i n)beginif clk_in eve nt and clk_i n=1 the

3、 n cou=cou+1。end if。end process。process(cou)beginclk_out -WII rwi：.MI斗嚴(yán):-K .3（01 : 帆 習(xí) 芒甲啊 ；卩厲忖打74160合成模塊分別如下波形分析：ql3.O從 0 變到 9, qh3.O從 0 變到 5，當(dāng) elk 經(jīng)過(guò) 60 個(gè)周期后，co 輸出一個(gè) 脈沖。從而實(shí)現(xiàn)模60 計(jì)數(shù)器的功能。M24/12模 12 計(jì)數(shù)器（sv6=0）BQACQBDOCENTQDENPRCOCLFtMClLKEQAcBLacENTTQD= l.zRCOCLRHcun.irrrtSO.；纟./ 1_ i Kencoelk q?i(3.O

4、)q(30LDMALDNRuriff：3933r伽wtSlatErai:.冷打和挖*打打柑*辯冷打甘 gy:霑-并理期理幷J(rèn)理F和理幷F押并*仿真波形如下Z1Z1 , , ,zl,zlM60M-MIEITrne-0a: |14.25HN打”模 24 計(jì)數(shù)器（sv6=1）：m244V6CQeriuielkqh3.0i:instlr-,iJSS邁二乂三、動(dòng)態(tài)顯示功能1、由 sv3 和 sv8 來(lái)控制轉(zhuǎn)換正常計(jì)數(shù)器、鬧鐘、秒表的轉(zhuǎn)換。當(dāng)sv3=0、sv8=0 時(shí)，顯示正常計(jì)時(shí)器；當(dāng) sv3=0、sv8=1 時(shí)，顯示秒表；當(dāng) sv3=1 時(shí)，顯示鬧鐘。實(shí)現(xiàn)此功能的 VHDL 語(yǔ)言如下：library

5、ieee。use ieee.std_logic_1164.all。use ieee.std_logic_unsigned.all。en tity mand isport(sv3,sv8 : in std_logic。sl,sh,ml,mh,hl,hh,ap,d,rsl,rsh,rml,rmh,rhl,rhh,rap,rd,swa,swb,swc,swd:instd_logic_vector(3 downto 0)。asl,ash,aml,amh,ahl,ahh,aap,ad: out std_logic_vector(3 dow nto 0)。end mand。architecture arc

6、 of mand issignal tmp:std_logic_vector(3 downto 0)。begin process(sv3) begin| . v dk enelk qh3.Oq|l3-0波形分析：由于要進(jìn)行 24/12 小時(shí)制的轉(zhuǎn)換，所以加入開(kāi)關(guān) 數(shù)器。由波形圖可以看出，模24 和模 12 功能均已實(shí)現(xiàn)。計(jì)時(shí)器總電路為sv6 來(lái)控制轉(zhuǎn)換模 24 和模 12 計(jì)rnstS，（，（FFelkqh3.Oqp tnMHi r in!,sPB-if(sv3=0)then if sv8=0 then asl=sl 。 ash=sh。 aml=ml 。 amh=mh 。ahl=hl。ahh=

7、hh。aap=ap。ad=d。else asl=swa。 ash=swb。 aml=swc。 amh=swd。 ahl=1010 。 ahh=1010。 aap=0000。ad=1010 。 end if 。elseasl=rsl 。 ash=rsh。 aml=rml 。 amh=rmh 。 ahl=rhl 。 ahh=rhh。 aap=rap。 ad=rd。if(rap=0010and rhh=0000 and rhl=0000)then ahh=0001 。 ahl=0010 。end if 。end if 。end process。end arc。2、數(shù)據(jù)選擇器 VHDL 語(yǔ)言描述如下：

8、 library ieee 。use ieee.std_logic_1164.all 。use ieee.std_logic_unsigned.all 。 entity chs is port(clk : in std_logic 。 sl,sh,ml,mh,hl,hh,ap,d:in std_logic_vector(3 downto 0) 。 data: outstd_logic_vector(3 downto 0) 。 en: out std_logic_vector(7 downto 0)。end chs。 architecture arc of chs is signal tt:st

9、d_logic_vector(2 downto 0) 。 signal t: integer range 0to 30000 。begin process(clk) begin if(clkevent and clk=1)then t=t+1 。if t=30000 then ttdata=sl 。 endata=sh 。 endata=ml。endata=mh 。 endata=hl 。 endata=hh 。 endata=ap+10 。 endata=d 。 enffffffffffffff=1000000 。 end case。end process。 end arc。合成模塊分別為

10、mand、 chs、seg7翊一QJsh3.0Jm3 .0mh(3 0|呼 5hhI3.q *0( (fl3 QM3.0剛3一0m(3. 0)nnhH.-Qfhl3. 0fhh3. ,Q)rap儀0)叩0swa3. 0swb3.00 vd3 0貼租切ash(3. 0Jam(3 0amhp qjhml3 0迥m .0am+il3 V】imp. q啊生qmh3 0aNi(l.q!M3.DJP(3LDJihh(3. Jad卩期9013-01d3 .0if岬0|rml3.0irmh(3-n01( (M3.0rhh3, 0JrapS. .0；叩01JrAa3.0Jiswb3.0j”=3.4】i1in=t

11、rsv3Mtap. 0eft7. 0# * T IMII；,Z3t5j.Z：= 113.：岬0ml3. .0；rrrJ.O甲一0岬訶ipR0d3. .0!& dl-IUI-lfallOUTPUTa 3.enrrTOsv1sv2=01 時(shí)，進(jìn)行校時(shí)工作；當(dāng) sv1sv2=11 時(shí)，進(jìn)行校天工作。在進(jìn)行這些工作時(shí)，秒鐘 都停止。合成模塊為 setclock仿真波形如下：隔.Valae c14.25衛(wèi)cfcLkh 0比jenA 0曰0* :ch 0otzA 0-11h 0-L6A 1vlA 0A 0A3 p5401.0 ns60.ns 120.( (0 its】eop加stn.p.出q.pw

12、甜坤 232也卩 g360. ,0400卩曲VlOpL4!5 2 JJIinjirLJWmnnmjirLnnnnnnmjmnrLnTLJLrLrLnnjTrLJwmmrLfL11IIII毎【訂J罰目Inleivd-13 6 rsSlditOpu. a-j i 旳 I F.CI 1-OLJVOFI.、I Ul HC1.Vil u.* ;14.25Cielkk 0ALA a5 o*專-o3JA 0o斗r 時(shí)k Q45就13 E-oDk 0MTvlA 1Mgk 040.0 &I2D.0JU.2QQ 0 ni0 EhE3S0.pm.440卩niSFMaster Timt Bai.14.25 n

13、sPerils!Interval:Slat:DpiEnd.Ai3 ps40. D tis 80. D nx1H12D.0 ns 160.0 ns 20D. 0 nsiHi240.0 i52SD.0 ns 320.ii0 ns3&0. 0 f14. 514.2 5 nsJ罠elkA 0TruirLnrmrLrLrLrLrwLrmnrLn_ruwLrwLrLn_ruTrLrumrmn1enA 0日CkS l神011-d3A 1A 011 1 1 1 1 11 1 1 1 1 1iT-11A 0A 01嚓IX2嗣A 1AW5A 1五、整點(diǎn)報(bào)時(shí)功能VHDL 語(yǔ)言：library ieee。us

14、e ieee.std_logic_1164.all。use ieee.std_logic_unsigned.all。en tity call isport(okhz,tkhz : in std_logic。mh,ml,sh,sl:i n stdo gic_vector(3 dow nto 0)。y1: out std_logic)。end call。architecture arc of call isbeginprocess(okhz,tkhz,mh,ml,sh,sl)beginif(mh=0101and ml=1001 and sh=0101)thencase sl iswhen0010=

15、y1y1y1y1y1y1 a . . a i 其中 okhz 代表頻率為 1khz 的信號(hào)（由 4K 分頻器獲得），tkhz 代表頻率為 2khz 的信號(hào) （由 2khz 分頻器獲得）。仿真結(jié)果為：6”、”8”時(shí)，輸出 y1 為低頻信號(hào)；當(dāng)秒鐘的低位為“ 9”時(shí)，輸出為高頻信號(hào)。從而實(shí)現(xiàn)整 點(diǎn)報(bào)時(shí)功能。六、鬧鐘功能電路圖如下rvngwcinlU U *4* *J0$ldiALi田Ehh !1163 JA 117-=13JA i1187C8JA IMTh 1屯LiitojA21tithlyiJI 1120. p ns1M. 0 nsZDO.p 2 a . . a i 工.g- -iv5COenq

16、|3.oelkqhp.O)兩or電路說(shuō)明： 由于鬧鐘只需要設(shè)置分鐘、小時(shí)，所以分鐘、始終為正常計(jì)數(shù)器，采用原來(lái)校分校時(shí)的方 法來(lái)設(shè)定鬧鐘時(shí)間。這里用 sv3 和 sv4 構(gòu)成一個(gè) 2 4 譯碼器來(lái)控制校準(zhǔn)的對(duì)象。當(dāng) sv3=0,sv4=0時(shí)，停止校準(zhǔn)，分鐘，時(shí)鐘保持?jǐn)?shù)字不變；當(dāng) sv3=1,sv4=0 時(shí)，校準(zhǔn)分鐘，時(shí) 鐘不變；當(dāng) sv3=0,sv4=1 時(shí)，校準(zhǔn)時(shí)鐘，分鐘不變。在鬧鐘功能中，由于用不到秒鐘，所以秒鐘始 終顯示“”( BCD 碼表示為 1010,)故上圖中的 ringsec 模塊就是實(shí)現(xiàn)秒鐘置“”功 能，其 VHDL 語(yǔ)言為：library ieee 。use ieee.std

17、_logic_1164.all 。use ieee.std_logic_unsigned.all 。entity ringsec isport(en : in std_logic 。rsl,rsh: out std_logic_vector(3 downto 0)。end ringsec。architecture arc of ringsec isbegin process(en)beginif(en=1)then rsl=1010 。rsh=1010 。end if 。end process。end arc。 合成模塊如上圖所示( ringsec)。 為了實(shí)現(xiàn)鬧鐘功能，我們還要設(shè)計(jì)一個(gè)比較模

18、塊，當(dāng)計(jì)時(shí)器與鬧鐘的時(shí)鐘、分鐘都相等的 時(shí)候給蜂鳴器一個(gè)信號(hào)，使其發(fā)聲。其 VHDL 語(yǔ)言如下：library ieee 。use ieee.std_logic_1164.all 。use ieee.std_logic_unsigned.all 。entity cmp isport(clk : in std_logic 。ml,mh,hl,hh,o,rml,rmh,rhl,rhh,ro: in std_logic_vector(3 downto 0) 。r: outstd_logic)。end cmp。 architecture arc of cmp is beginprocess(clk)b

19、eginif(ml=rml and mh=rmh and hl=rhl and hh=rhh)the n r=clk 。else r=0。end if。end process。end arc。dk合成模塊為 cmp:波形為Jm( (3 0鄉(xiāng)mH3. .O孩薄Hp.-O)hh(3 0zrmh3 -Qj 纟rH3 0f鄉(xiāng)3rtih(3.0J鄉(xiāng)纟4映切形廠r.纟F I帕tL，纟3- -纟J M20 940 0 ns60. nw60 q ns100.卩TIE120卩E KO.p PE l.eo卩HEKiyiO-H.214.23 13 Jelk* iTLrTTTTTTTTTTT_rT_TL_rLrL_r

20、T_n_TL_rL_rL_r曲田hhA t to: vXI2 x 3 X 1 J(051 X I&)(7 XXXUO)Xtll X12 XH3J XtHlXElS x (0):田UA i 01】國(guó)nhA i101U18FA nlA 0121Q sA L_血0 2&rA .n .n .n.應(yīng).LLFI廠.n .n r. .n .n .n .n .n127|l rUiA LU0JX1口2 X 3 X L4J (L5 X(S X門X ej X L0 Xtio XL1U Xti2 Xf 3XCiXti2 囂田rMA l.toi131E rmhA ifW142田rnlA f 0if阿+

21、r*A L_0Ma$tei Time BdiEnd3593 ns Irterval14 r*PctKerZ1 68 m Sttfl由波形可見(jiàn),當(dāng)計(jì)時(shí)器與鬧鐘的時(shí)鐘、分鐘都相等的時(shí)候，輸出r 會(huì)有一個(gè)信號(hào)。七、秒表功能設(shè)計(jì)電路圖如下合成模塊為 stw :仿真波形如下：八、24小時(shí)制轉(zhuǎn)12小時(shí)制功能用一個(gè) sv6 開(kāi)關(guān)來(lái)控制 24 小時(shí)制和 12 小時(shí)制。當(dāng) sv6=0 時(shí)為 12 小時(shí)制；當(dāng) sv6=1 時(shí)為 24 小時(shí)制。1、24 小時(shí)制轉(zhuǎn) 12 小時(shí)制的模塊（chg）library ieee。use ieee.std_logic_1164.all。use ieee.std_logic_uns

22、igned.all。en tity chg isport（sv6 : in stdogic。hh,hl,ap:in std_logic_vector(3 downto 0)。chh,chl,cap: out std_logic_vector(3 dow nto 0)）。 end chg。 architecture arc of chg is begin process（sv6,hh,hl,ap） begin_r rn i LDNABQACQBDQCzVODENPRCOCLRNCLK74160COUMTERCOUNTERCOUNTER: 卞* :2J：:LDMA3QACB0QCEMTODENPR

23、CGCLRNCLKM160LDNABQACQBDWENTQDENPRCOCLWCLK-F*bsi:LDNA巳QACQB0QCElWDENPRCOCLflhlCLK74160pi:躺：Kif mn廣.-.17Tchh=hh。chl=hl。capif hl0010then chh=hh 。 chl=hl 。 cap=0001。 else chh=0000 。 chl=hl-2。capcap=0010 。if hl0010then chl=hl+8 。chh=0000 。 2021 點(diǎn)的變化else chl=hl-2。 chhnull 。end case。else原來(lái)是 12 小時(shí)制，sv6 變?yōu)?

24、1，需要進(jìn)行 12 轉(zhuǎn) 24 的工作if ap=0001then chh=hh 。 chl=hl 。- AM 的轉(zhuǎn)換，數(shù)字都不變，只是不顯示“A ”，顯示“一” end if 。if ap=0010thenif hl1000 then chh=hh+1 。 chl=hl+2 。下午 18 點(diǎn)的轉(zhuǎn)換 else chl=hl-8 。chh=hh+2 。下午 811 點(diǎn)的轉(zhuǎn)換end if 。end if 。cap.J班挪qML6Q JJ *;跖Q卩即3M卩劉算0 9時(shí)4腳卩輒560 JJ血民卩時(shí)他卩曲SQQ卩耐liS.075 nsJnM.ojrLrLarLrLrLrLrLrLrLrLrLnrLrLr

25、LrLrLrLrLrLrLrLrLrLrLTLrLrLrLrLrLnn_ i_nnXUTil回-WUCSWiHAND 574160Bl._TFLE:R；!=：池目Mrt WIWhrFws- i-rvs.-i.OTyNJER.741M-a Aiy皿15. KT斛nyn門丁 麗Newm24 電路說(shuō)明：為了能在撥動(dòng)開(kāi)關(guān)sv6 的同時(shí)進(jìn)行模 24 模 12 轉(zhuǎn)換，必須在開(kāi)關(guān)撥動(dòng)的同時(shí)使其能產(chǎn)生一個(gè)時(shí)間長(zhǎng)度大于計(jì)時(shí)器一個(gè)周期，不大于其兩個(gè)周期的單脈沖信號(hào)，從而保證在計(jì)時(shí)器時(shí)鐘邊沿到來(lái)時(shí)，能將chg 所產(chǎn)生的轉(zhuǎn)換信號(hào)置數(shù)到計(jì)數(shù)器。（上圖中的 chh3.O和 chl3.O為上述 VHDL 語(yǔ)言所編程序中的輸出信號(hào)）。當(dāng) sv6 發(fā)生變化時(shí),dmc 會(huì)產(chǎn)生一個(gè)值為 0 的單脈沖，置數(shù)端信號(hào)為 0,計(jì)數(shù)器將 chh3.O、chl3.O分別置入 計(jì)時(shí)器時(shí)鐘的十位和個(gè)位；當(dāng) sv6 不變時(shí)，數(shù)據(jù)選擇器選擇的數(shù)均為“0000”，計(jì)數(shù)器正常計(jì)數(shù)至 11 或 23 時(shí)發(fā)生置數(shù)，正常計(jì)數(shù)。 合成后的總電路圖為開(kāi)關(guān)對(duì)應(yīng)功能表Sv1、 sv2Sv1 和 sv2 是整個(gè)電路功能的控制器。當(dāng) sv1sv2=00 時(shí)，計(jì)數(shù)器正常工 作；當(dāng)sv1sv2=10 時(shí)，進(jìn)行校分工作；當(dāng)sv1sv2=01 時(shí)，進(jìn)行校時(shí)工作；當(dāng) sv1sv2=11 時(shí)，進(jìn)行校天工作Sv3、 sv8由 s