EDA技術(shù)使用教程vhdl第四版課后答案―潘松版

1、第一章1- 1 EDA技術(shù)與ASIC設(shè)計(jì)和FPGA開(kāi)發(fā)有什么關(guān)系？ P34答：利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的最后目標(biāo)是完成專用集 成電路ASIC的設(shè)計(jì)和實(shí)現(xiàn)；FPGA和CPLD是實(shí)現(xiàn)這一途徑的主流器 件。FPGA和CPLD通常也被稱為可編程專用IC,或可編程ASIG FPGA 和CPLD的應(yīng)用是EDA技術(shù)有機(jī)融合軟硬件電子設(shè)計(jì)技術(shù)、SoC（片 上系統(tǒng)）和ASIC設(shè)計(jì)，以及對(duì)自動(dòng)設(shè)計(jì)與自動(dòng)實(shí)現(xiàn)最典型的詮釋。1- 2與軟件描述語(yǔ)言相比，VHDL有什么特點(diǎn)？ P6答：編譯器將軟件程序翻譯成基于某種特定 CPU的機(jī)器代碼， 這種代碼僅限于這種CPU而不能移植，并且機(jī)器代碼不代表硬件結(jié) 構(gòu)，更不能改變

2、CPU勺硬件結(jié)構(gòu)，只能被動(dòng)地為其特定的硬件電路 結(jié)構(gòu)所利用。綜合器將VHDI程序轉(zhuǎn)化的目標(biāo)是底層的電路結(jié)構(gòu)網(wǎng)表 文件，這種滿足VHDL設(shè)計(jì)程序功能描述的電路結(jié)構(gòu)，不依賴于任何 特定硬件環(huán)境；具有相對(duì)獨(dú)立性。綜合器在將 VHDL硬件描述語(yǔ)言） 表達(dá)的電路功能轉(zhuǎn)化成具體的電路結(jié)構(gòu)網(wǎng)表過(guò)程中，具有明顯的能 動(dòng)性和創(chuàng)造性,它不是機(jī)械的一一對(duì)應(yīng)式的“翻譯”，而是根據(jù)設(shè)計(jì) 庫(kù)、工藝庫(kù)以及預(yù)先設(shè)置的各類約束條件，選擇最優(yōu)的方式完成電 路結(jié)構(gòu)的設(shè)計(jì)。1- 3什么是綜合？有哪些類型？綜合在電子設(shè)計(jì)自動(dòng)化中的地位是 什么？ P5什么是綜合？答：在電子設(shè)計(jì)領(lǐng)域中綜合的概念可以表示為： 將用行為和功能層次表達(dá)的電子系

3、統(tǒng)轉(zhuǎn)換為低層次的便于具體實(shí)現(xiàn) 的模塊組合裝配的過(guò)程。有哪些類型?答：（1）從自然語(yǔ)言轉(zhuǎn)換到VHDL語(yǔ)言算法表示， 即自然語(yǔ)言綜合。（2）從算法表示轉(zhuǎn)換到寄存器傳輸級(jí) （RegisterTransport Level ， RTL）,即從行為域到結(jié)構(gòu)域的綜合， 即行為綜合。（3）從RTL級(jí)表示轉(zhuǎn)換到邏輯門（包括觸發(fā)器）的表示， 即邏輯綜合。（4）從邏輯門表示轉(zhuǎn)換到版圖表示（ASIC設(shè)計(jì)），或轉(zhuǎn) 換到FPGA勺配置網(wǎng)表文件，可稱為版圖綜合或結(jié)構(gòu)綜合。綜合在電子設(shè)計(jì)自動(dòng)化中的地位是什么 ？答：是核心地位（見(jiàn) 圖1-3 ）。綜合器具有更復(fù)雜的工作環(huán)境，綜合器在接受VHDL程序并準(zhǔn)備對(duì)其綜合前，必須獲得與

4、最終實(shí)現(xiàn)設(shè)計(jì)電路硬件特征相關(guān)的 工藝庫(kù)信息，以及獲得優(yōu)化綜合的諸多約束條件信息；根據(jù)工藝庫(kù) 和約束條件信息，將VHDI程序轉(zhuǎn)化成電路實(shí)現(xiàn)的相關(guān)信息。1- 4在EDA技術(shù)中，自頂向下的設(shè)計(jì)方法的重要意義是什么?P710答：在EDA技術(shù)應(yīng)用中，自頂向下的設(shè)計(jì)方法，就是在整個(gè)設(shè) 計(jì)流程中各設(shè)計(jì)環(huán)節(jié)逐步求精的過(guò)程。1- 5 IP在EDA技術(shù)的應(yīng)用和發(fā)展中的意義是什么？ P1112 答：IP核具有規(guī)范的接口協(xié)議，良好的可移植與可測(cè)試性，為 系統(tǒng)開(kāi)發(fā)提供了可靠的保證。第二章2- 1 敘述 EDA 的 FPGA/CPLD 設(shè)計(jì)流稈。P1316答：1.設(shè)計(jì)輸入（原理圖/HDL文本編輯）;2.綜合;3.適配;4

5、. 時(shí)序仿真與功能仿真；5.編程下載；6.硬件測(cè)試。2- 2 IP是什么？IP與EDA技術(shù)的關(guān)系是什么？ P2426IP是什么？答：IP是知識(shí)產(chǎn)權(quán)核或知識(shí)產(chǎn)權(quán)模塊，用于 ASIC 或FPGA/CPL中的預(yù)先設(shè)計(jì)好的電路功能模塊。IP與EDA技術(shù)的關(guān)系是什么？答：IP在EDA技術(shù)開(kāi)發(fā)中具有 十分重要的地位；與EDA技術(shù)的關(guān)系分有軟IP、固IP、硬IP:軟 IP是用VHDL等硬件描述語(yǔ)言描述的功能塊，并不涉及用什么具體 電路元件實(shí)現(xiàn)這些功能；軟IP通常是以硬件描述語(yǔ)言HDL源文件的 形式出現(xiàn)。固IP是完成了綜合的功能塊，具有較大的設(shè)計(jì)深度，以 網(wǎng)表文件的形式提交客戶使用。硬IP提供設(shè)計(jì)的最終階段產(chǎn)

6、品：掩 模。2- 3敘述ASIC的設(shè)計(jì)方法。P1819答：ASIC設(shè)計(jì)方法，按版圖結(jié)構(gòu)及制造方法分有半定制 (Semi-custom)和全定制(Full-custom)兩種實(shí)現(xiàn)方法。全定制方法是一種基于晶體管級(jí)的，手工設(shè)計(jì)版圖的制造方法。 半定制法是一種約束性設(shè)計(jì)方式，約束的目的是簡(jiǎn)化設(shè)計(jì)，縮 短設(shè)計(jì)周期，降低設(shè)計(jì)成本，提高設(shè)計(jì)正確率。半定制法按邏輯實(shí) 現(xiàn)的方式不同，可再分為門陣列法、標(biāo)準(zhǔn)單元法和可編程邏輯器件 法。2- 4 FPGA/CPLD在ASIC設(shè)計(jì)中有什么用途？ P16,18答：FPGA/CPLD在ASIC設(shè)計(jì)中，屬于可編程 ASIC的邏輯器 件；使設(shè)計(jì)效率大為提高，上市的時(shí)間大為縮

7、短。2- 5簡(jiǎn)述在基于FPGA/CPLD的EDA設(shè)計(jì)流程中所涉及的 EDA 工具，及其在整個(gè)流程中的作用。P1923答：基于FPGA/CPLD的EDA設(shè)計(jì)流程中所涉及的EDA工具 有：設(shè)計(jì)輸入編輯器(作用：接受不同的設(shè)計(jì)輸入表達(dá)方式，如原理圖輸入方式、狀態(tài)圖輸入方式、波形輸入方式以及HDL的文本輸入方式。）;HDL綜合器（作用：HDL綜合器根據(jù)工藝庫(kù)和約束條件信 息，將設(shè)計(jì)輸入編輯器提供的信息轉(zhuǎn)化為目標(biāo)器件硬件結(jié)構(gòu)細(xì)節(jié)的 信息，并在數(shù)字電路設(shè)計(jì)技術(shù)、化簡(jiǎn)優(yōu)化算法以及計(jì)算機(jī)軟件等復(fù) 雜結(jié)體進(jìn)行優(yōu)化處理）；仿真器（作用:行為模型的表達(dá)、電子系統(tǒng) 的建模、邏輯電路的驗(yàn)證及門級(jí)系統(tǒng)的測(cè)試）;適配器（作

8、用:完成 目標(biāo)系統(tǒng)在器件上的布局和布線）；下載器（作用：把設(shè)計(jì)結(jié)果信息 下載到對(duì)應(yīng)的實(shí)際器件，實(shí)現(xiàn)硬件設(shè)計(jì)）。第三章3- 1 OLMC （輸出邏輯宏單元）有何功能?說(shuō)明GAL是怎樣實(shí)現(xiàn)可 編程組合電路與時(shí)序電路的。P3436OLMC有何功能？答：OLMCI元設(shè)有多種組態(tài)：可配置成專用 組合輸出、專用輸入、組合輸出雙向口、寄存器輸出、寄存器輸出 雙向口等。說(shuō)明GAL是怎樣實(shí)現(xiàn)可編程組合電路與時(shí)序電路的 ？答：GAL （通用陣列邏輯器件）是通過(guò)對(duì)其中的 OLMC （輸出邏輯宏單元） 的編程和三種模式配置（寄存器模式、復(fù)合模式、簡(jiǎn)單模式），實(shí)現(xiàn) 組合電路與時(shí)序電路設(shè)計(jì)的。3- 2什么是基于乘積項(xiàng)的可

9、編程邏輯結(jié)構(gòu)？ P3334，40 答：GAL CPLD之類都是基于乘積項(xiàng)的可編程結(jié)構(gòu)：即包含有 可編程與陣列和固定的或陣列的 PAL （可編程陣列邏輯）器件構(gòu)成。3- 3什么是基于查找表的可編程邏輯結(jié)構(gòu)？ P4041答：FPGA （現(xiàn)場(chǎng)可編程門陣列）是基于杳找表的可編程邏輯結(jié)構(gòu)。3- 4 FPGA系列器件中的LAB有何作用？ P4345答：FPGA （Cyclone/Cyclone II ）系列器件主要由邏輯陣列塊 LAB嵌入式存儲(chǔ)器塊（EAB）I/O單元、嵌入式硬件乘法器和 PLL 等模塊構(gòu)成；其中LAB （邏輯陣列塊）由一系列相鄰的LE （邏輯單 元）構(gòu)成的；FPGA可編程資源主要來(lái)自邏輯

10、陣列塊 LAB3- 5與傳統(tǒng)的測(cè)試技術(shù)相比，邊界掃描技術(shù)有何優(yōu)點(diǎn) ？ P4750 答：使用BST（邊界掃描測(cè)試）規(guī)范測(cè)試，不必使用物理探針， 可在器件正常工作時(shí)在系統(tǒng)捕獲測(cè)量的功能數(shù)據(jù)?？朔鹘y(tǒng)的外探 針測(cè)試法和“針床”夾具測(cè)試法來(lái)無(wú)法對(duì)IC內(nèi)部節(jié)點(diǎn)無(wú)法測(cè)試的難 題。3-6解釋編程與配置這兩個(gè)概念。P58答:編程：基于電可擦除存儲(chǔ)單元的EEPRO或 Flash 技術(shù)。CPLD一股使用此技術(shù)進(jìn)行編程。CPLD被編程后改變了電可擦除存儲(chǔ)單元 中的信息，掉電后可保存。電可擦除編程工藝的優(yōu)點(diǎn)是編程后信息 不會(huì)因掉電而丟失，但編程次數(shù)有限，編程的速度不快。配置：基于SRAM查找表的編程單元。編程信息是保

11、存在SRAM中的, SRAMfc掉電后編程信息立即丟失， 在下次上電后，還需 要重新載入編程信息。大部分FPGA采用該種編程工藝。該類器件的 編程一般稱為配置。對(duì)于 SRAR型 FPGA來(lái)說(shuō)，配置次數(shù)無(wú)限，且丄 度快；在加電時(shí)可隨時(shí)更改邏輯；下載信息的保密性也不如電可擦 除的編程。3-7請(qǐng)參閱相關(guān)資料，并回答問(wèn)題：按本章給出的歸類方式，將 基于乘積項(xiàng)的可編程邏輯結(jié)構(gòu)的 PLD器件歸類為CPLD ；將基于查 找表的可編程邏輯結(jié)構(gòu)的PLD器什歸類為FPGA,那么，APEX系 列屬于什么類型PLD器件？ MAX II系列又屬于什么類型的PLD器 件？為什么？ P5456答：APEX(Advanced

12、Logic Element Matrix)系列屬于 FPGA 類 型PLD器件；編程信息存于SRAM中。MAX II系列屬于CPLD類 型的PLD器件；編程信息存于EEPROM中。第四章4- 1 :畫出與下例實(shí)體描述對(duì)應(yīng)的原理圖符號(hào)元件：ENTITY buf3s IS- 實(shí)體1:三態(tài)緩沖器PORT (in put : IN STD_LOGIC ;- 輸入端en able : IN STD_LOGIC ;- 使厶匕亠山冃匕端output : OUT STD_LOGIC );- 輸出端END buf3x ;ENTITY mux21 IS-實(shí)體2: 2選1多路選擇器PORT (in0, in1, s

13、el : IN STD_LOGIC;output : OUT STD_LOGIC);4- 1.答案>Muk21OutputiSeiLInputf Buf35Output£Enable4- 2.圖3-30所示的是4選1多路選擇器，試分別用IF_THEN語(yǔ)句 和CASE語(yǔ)句的表達(dá)方式寫出此電路的 VHDL程序。選擇控制的信號(hào) si 和口 s0 的數(shù)據(jù)類型為 STD_LOGIC_VECTO當(dāng) s1='0'，s0='0'； s1='0' ? s0='1' ; s仁'1' ? s0='0'和

14、s1='1' ,s0='1'分別執(zhí)行 yv=a、 yv=b、yv=c、yv=d。4- 2.答案LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX41 ISPORT(s:IN STD_LOGIC_VECTOR(1 DOWNTO 0);輸入選擇信號(hào) a,b,c,d:IN STD_LOGIC;-輸入信號(hào)y:OUT STD_LOGIC);-輸出端END ENTITY;ARCHITECTURE ART OF MUX41 ISBEGINPROCESS(s)BEGINIF (S="00") THEN y&

15、lt;=a;ELSIF (S="01") TH EN y<=b;ELSIF (S="10") TH EN y<=c;ELSIF (S="11") TH EN y<=d;ELSE y<=NULL;END IF;EDN PROCESS;END ART;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX41 ISPORT(s:IN STD_LOGIC_VECTOR(1 DOWNTO 0);輸-入選擇信號(hào) a,b,c,d:IN STD_LOGIC; - 輸入信號(hào) y:

16、OUT STD_LOGIC);- 輸出端END MUX41;ARCHITECTURE ART OF MUX41 ISBEGINPROCESS(s)BEGINCASE s ISWHEN“00” => y<=a;WHEN“01” => y<=b;WHEN“10” => y<=c;WHEN“11” => y<=d;WHEN OTHERS =>NULL;END CASE;END PROCESS;END ART;4- 3. 圖 3-31 所示的是雙 2 選 1 多路選擇器構(gòu)成的電路 MUX，K 對(duì)于 其中MUX21,當(dāng)s='0'禾1&

17、#39;時(shí)，分別有yv='a'禾口 y<='b'。試在一 個(gè)結(jié)構(gòu)體中用兩個(gè)進(jìn)程來(lái)表達(dá)此電路，每個(gè)進(jìn)程中用CASE吾句描述 一個(gè)2選1多路選擇器MUX21A4-3. 答案LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX221 ISPORT(a1,a2,a3:IN STD_LOGIC_VECTOR(1 DOWNTO 0); 輸- 入信號(hào) s0,s1:IN STD_LOGIC;outy:OUT STD_LOGIC);- 輸出端END ENTITY;ARCHITECTURE ONE OF MUX221 ISSI

18、GNAL tmp : STD_LOGIC;BEGINPR01:PROCESS(s0)BEGINIF s0= ”0” THEN tmp<=a2;ELSE tmp<=a3;END IF;END PROCESS;PR02:PROCESS(s1)BEGINIF s1= ”0” THEN outy<=a1;ELSE outy<=tmp;END IF;END PROCESS;END ARCHITECTURE ONE;END CASE;4-4. 下圖是一個(gè)含有上升沿觸發(fā)的 D 觸發(fā)器的時(shí)序電路，試寫出此 電路的VHDI設(shè)計(jì)文件。4-4. 答案LIBRARY IEEE;USE IEEE

19、.STD_LOGIC_1164.ALL;ENTITY MULTI ISPORT(CL:IN STD_LOGIC; -輸入選擇信號(hào)CLK0:IN STD_LOGIC; - 輸入信號(hào)OUT1:OUT STD_LOGIC);-輸出端END ENTITY;ARCHITECTURE ONE OF MULTI ISSIGNAL Q : STD_LOGIC;BEGINPR01:PROCESS(CLK0)BEGINIF CLK EVENT AND CLK'=1' THEN Q<=NOT(CL OR Q);ELSE END IF;END PROCESS;PR02: PROCESS(CLK0

20、)BEGIN OUT1<=Q; END PROCESS;END ARCHITECTURE ONE;END PROCESS;4-5.給出1位全減器的VHDL描述。要求：(1) 首先設(shè)計(jì) 1 位半減器，然后用例化語(yǔ)句將它們連接起 來(lái)，圖 3-32 中 h_suber 是半減器， diff 是輸出差， s_out 是借位輸 出， sub_in 是借位輸入。(2) 以 1 位全減器為基本硬件， 構(gòu)成串行借位的 8位減法器， 要求用例化語(yǔ)句來(lái)完成此項(xiàng)設(shè)計(jì) (減法運(yùn)算是x - y - sun_in = diffr)4-5. 答案 底層文件1： or2a.VHD實(shí)現(xiàn)或門操作LIBRARY IEEE;U

21、SE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY or2a IS PORT(a,b:IN STD_LOGIC;c:OUT STD_LOGIC);END ENTITY or2a;ARCHITECTURE one OF or2a ISBEGINc <= a OR b;END ARCHITECTURE one;底層文件 2：h_subber.VHD 實(shí)現(xiàn)一位半減器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENT

22、ITY h_subber ISPORT(x,y:IN STD_LOGIC;diff,s_out:OUT STD_LOGIC);END ENTITY h_subber;ARCHITECTURE ONE OF h_subber ISSIGNAL xyz: STD_LOGIC_VECTOR(1 DOWNTO 0);BEGINxyz <= x & y;PROCESS(xyz)BEGINCASE xyz ISWHEN "00" => diff<='0's_out<='0'WHEN "01" =>

23、 diff<='1's_out<='1'WHEN "10" => diff<='1's_out<='0'WHEN "11" => diff<='0's_out<='0'WHEN OTHERS => NULL;END CASE;END PROCESS;END ARCHITECTURE ONE;頂層文件： f_subber.VHD 實(shí)現(xiàn)一位全減器LIBRARY IEEE;USE IEEE.STD_LOGIC_1

24、164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY f_subber ISPORT(x,y,sub_in:IN STD_LOGIC; diffr,sub_out:OUT STD_LOGIC);END ENTITY f_subber;ARCHITECTURE ONE OF f_subber ISCOMPONENT h_subberPORT(x,y:IN STD_LOGIC; diff,S_out:OUT STD_LOGIC);END COMPONENT;COMPONENT or2aPORT(a,b:IN STD_LOGIC; c:OUT STD_LOGI

25、C);END COMPONENT;SIGNAL d,e,f: STD_LOGIC;BEGINu1: h_subber PORT MAP(x=>x,y=>y,diff=>d,s_out=>e);u2: h_subber PORTMAP(x=>d,y=>sub_in,diff=>diffr,s_out=>f);u3: or2a PORT MAP(a=>f,b=>e,c=>sub_out);END ARCHITECTURE ONE;END ARCHITECTURE ART;4- 6.根據(jù)下圖，寫出頂層文件 MX3256.VHD勺VHD

26、L設(shè)計(jì)文件。4-6. 答案MAX325師層文件LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY MAX3256 ISPORT (INA,INB,INCK: IN STD_LOGIC;INC: IN STD_LOGIC;E,OUT:OUT STD_LOGIC);END ENTITY MAX3256;ARCHITECTURE ONE OF MAX3256 ISCOMPONENT LK35調(diào)用LK35聲明語(yǔ)句PORT(A1,A2:IN STD_LOGIC;CLK:IN STD_LOGIC;Q

27、1,Q2:OUT STD_LOGIC);END COMPONENT;COMPONENT D調(diào)用D觸發(fā)器聲明語(yǔ)句PORT(D,C:IN STD_LOGIC;CLK:IN STD_LOGIC;Q:OUT STD_LOGIC);END COMPONENT;COMPONENT MUX調(diào)用二選一選擇器聲明語(yǔ)句PORT(B,A:IN STD_LOGIC;S:IN STD_LOGIC;C:OUT STD_LOGIC);END COMPONENT;SIGNAL AA,BB,CC,DD: STD_LOGIC;BEGINu1: LK35 PORT MAP(A1=>INA,A2=>INB,CLK=INC

28、K, Q1=>AA,Q2=>BB);u2: D PORT MAP(D=>BB;CLK=>INCK,C=>INC,Q=>CC);u3: LK35 PORTMAP(A1=>BB,A2=>CC,CLK=INCKQ, 1=>DD,Q2=>OUT；1) u4: MUX21 PORT MAP (B=>AA,A=>DD,S=>BB,C=>E);END ARCHITECTURE ONE;設(shè)計(jì)含有異步清零和計(jì)數(shù)使能的 16 位二進(jìn)制加減可控計(jì)數(shù)器。4-7. 答案：LIBRARY IEEE;USE IEEE.STD_LOGIC_1

29、164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT16 ISPORT(CLK,RST,EN:IN STD_LOGIC;CHOOSE:IN BIT;SETDATA:BUFFER INTEGER RANCE 65535 DOWNTO 0;COUT: BUFFER INTEGER RANCE 65535 DOWNTO 0);END CNT16;ARCHITECTURE ONE OF CNT16 ISBEGINPROCESS(CLK,RST,SDATA)VARIABLE QI:STD_LOGIC_VECTOR(65535 DOWNTO 0); BEGI

30、NIF RST='1' THEN - 計(jì)數(shù)器異步復(fù)位QI:=(OTHERS=>'0');ELSIF SET='1' THEN- 計(jì)數(shù)器一步置位QI:=SETDATA;ELSIF CLK'EVENT AND CLK='1' THEN - 檢測(cè)時(shí)鐘上升沿IF EN=' 1' THEN -檢測(cè)是否允許計(jì)數(shù)IF CHOOSE'= 1' THEN - 選擇加法計(jì)數(shù)QI:=QI+1;- 計(jì)數(shù)器加一ELSE QI=QI-1; - 計(jì)數(shù)器加一END IF;END IF;END IF;COUT<=

31、QI;- 將計(jì)數(shù)值向端口輸出END PROCESS;END ONE;第五章5- 1歸納利用Quartus II進(jìn)行VHDL文本輸入設(shè)計(jì)的流程：從文件 輸入一直到SignalTap II測(cè)試。P95P115答:1 建立工作庫(kù)文件夾和編輯設(shè)計(jì)文件；2 創(chuàng)建工程;3 編譯前設(shè)置；4全程編譯；5時(shí)序仿真；6引腳鎖定；7配置文件下載；8 打開(kāi)SignalTap II 編輯窗口； 9 調(diào)入SignalTap II的 待測(cè)信號(hào)；10 SignalTap II參數(shù)設(shè)置；11 SignalTap II參數(shù)設(shè) 置文件存盤；12帶有SignalTap II測(cè)試信息的編譯下載；13啟動(dòng) SignalTap II進(jìn)行采

32、樣與分析；14 SignalTap II的其他設(shè)置和控 制方法。5.6解：共硬用3片"4139作6個(gè):M譯碼'IHUQt74139adcb2【4 ” i -Nor¥1011A1Y11UBlY12UA2Y13NB2Y20NG1NY21NG2TJY22MY23H74139AD-J：4L'EC0DEF日曲時(shí)】十¥1DNA1YIINB1Y12NA2Y13N白2Y20NG1NY2ANG2NY22NY23N2:4 DECOCT2>J74139riimirr TJ咖PUT£UTWUT 帥 UT，-CY1DNA1YHNP1Y12NA2Y13NP2Y

33、2DNG1N¥2<NG2HY22NYZ3N2A DECODEguoi/TiiE3Igynur 了outiutr莎z言旳對(duì)dTPUT、q3j> 0l<tiUTfirr> QIS74139VI DMMYIINB1¥12忖A2Y13NB2Y2DNGirjY2ING2UY22NY23N2:斗 DECODEDgUWUT尸 rOUTPUT r jQjjmir i乜軟訂j 紗M Qirnirr TiLo1Fi0l.P018019o20021o22> u25.7W：如果二逍制的和大于駕 需要再加上6來(lái)補(bǔ)成BCD碼< VlCf . 1 iiir r *.尹

34、q匸n贈(zèng)二匚二wrH3J74203Ol/Tflff 1 'r-粘皿$£：k2L .訓(xùn)那機(jī)Ch叫MJSL1SIC RISLN1SILJN2SLWGEUM4COUTNUiL39HIB2Al叫可5I2IDJAd.叫.I14 bir ADDtt F 'l 2 :gAMME1SLM1坨SLM；E2SLM3A3ELh匸EJCC UTA4D44 bit AJUtFC.也.-ci5.8解：方法有多種.僅舉一例。冇多e1位全加器構(gòu)成°其中1位全加器的原理團(tuán)如下*1111圖1位仝加器5.9解：給出一沖解法*卜Time麗4咋q 435usI nt er/sl2 30tu ；5.1

35、0Do111100DU = 02 + 020DI = O2G0D2 = Q2QO + Q2Q匸 LF! V眉 ElTT> 3P O|.-.ML ?H13c>rrOrrTTWF-7H3dli''解；數(shù)器來(lái)實(shí)啄（事賣上藝求設(shè)ii的是個(gè)格需碼訂數(shù)需）Q2Q1 Q0000001011111101ICOD20011I0D1011000礙慮不同狀態(tài)時(shí)，對(duì)應(yīng)的DFF輸入端的值:5.125.13LCNAENTct 匚T12EhIP CLRNCLKCOUNltPYONDY2NQC<X>Y3MY+NRCOYTN3:8 LECODffi7413bY5NY6NG2ANG2BMV

36、ONAY1NBY2NCY3NG1V4IMG2AMY5N ；O2BNY6N¥f!M: WfflTf>：> aAA5.14T1T10reT7T11 T12b. - =和JTOT"T丨 普f(shuō)M " : ioUTHJT "airffirr -SrrfiTT-MUT ?irTirr Tnk>ad雷妝 r> MCLRn.rtJLTlPLExEF?第六章6- 1什么是固有延時(shí)？什么是慣性延時(shí)？P150151答：固有延時(shí)(Inertial Delay)也稱為慣性延時(shí)，固有延時(shí)的主 要物理機(jī)制是分布電容效應(yīng)。6-2 S是什么?在 VHDL中，S有什

37、么用處?P152&是什么？答：在VHD1仿真和綜合器中，默認(rèn)的固有延時(shí)量(它 在數(shù)學(xué)上是一個(gè)無(wú)窮小量)，被稱為&延時(shí)。在VHDL中，&有什么用處？答：在VHDL信號(hào)賦值中未給出 固有延時(shí)情況下,VHDI仿真器和綜合器將自動(dòng)為系統(tǒng)中的信號(hào)賦值 配置一足夠小而又能滿足邏輯排序的延時(shí)量&使并行語(yǔ)句和順序語(yǔ)句中的并列列賦值邏輯得以正確執(zhí)行。6-4說(shuō)明信號(hào)和變量的功能特點(diǎn)，以及應(yīng)用上的異同點(diǎn)P128P129答：變量：變量是一個(gè)局部量，只能在進(jìn)程和子程序中使用。變 量不能將信息帶出對(duì)它做出定義的當(dāng)前結(jié)構(gòu)。變量的賦值是一種理 想化的數(shù)據(jù)傳輸，是立即發(fā)生的，不存在任何延時(shí)行為。

38、變量的主 要作用是在進(jìn)程中作為臨時(shí)的數(shù)據(jù)存儲(chǔ)單元。信號(hào)：信號(hào)是描述硬件系統(tǒng)的基本數(shù)據(jù)對(duì)象，其性質(zhì)類似 于連接線；可作為設(shè)計(jì)實(shí)體中并行語(yǔ)句模塊間的信息交流通道。信 號(hào)不但可以容納當(dāng)前值，也可以保持歷史值；與觸發(fā)器的記憶功能 有很好的對(duì)應(yīng)關(guān)系。6-5在 VHDL設(shè)計(jì)中，給時(shí)序電路清零(復(fù)位)有兩種力方法,它 們是什么？解：設(shè) Q定義成信號(hào)，一種方法：Q<= “000000”： 其中“000000”反映出信號(hào)Q的位寬度。第二種方法：Q<=(OTHERS=> 0'):其中OTHERS=> 0'不需要給出信號(hào) Q的位寬度,即可 對(duì)Q清零。6-6哪一種復(fù)位方法必須將

39、復(fù)位信號(hào)放在敏感信號(hào)表中？給出這兩種電路的VHDL描述。解：邊沿觸發(fā)復(fù)位信號(hào)要將復(fù)位信號(hào)放在進(jìn)程的敏感信號(hào)表中。(1) 邊沿觸發(fā)復(fù)位信號(hào)ARCHITECTURE bhv 0F DFF3 ISSIGNAL QQ:STD_LOGIC;BEGINPROCESS(RST)BEGINIF RST ' EVENT ANCRST： 1' THENQQv=(OTHERS=>0');END IF;END PROCESS;Q1<=QQ;END;(2) 電平觸發(fā)復(fù)位信號(hào)ARCHITECTURE bhv OF DFF3 ISSIGNAL QQ:STD_LOGIC;BEGINPROC

40、ESS(CLK)BEGINIF RST = 1' THENQQ<=(OTHERS=>0');END IF;END PROCESS;Q1<=QQ;END;6-7什么是重載函數(shù)？重載算符有何用處？如何調(diào)用重載算符函數(shù)？答：(1)什么是重載函數(shù)？根據(jù)操作對(duì)象變換處理功能。(2)重載算符有何用處？用于兩個(gè)不同類型的操作數(shù)據(jù)自動(dòng)轉(zhuǎn)換成同種數(shù)據(jù)類型，并進(jìn)行運(yùn)算處理。(3) 如何調(diào)用重載算符函數(shù)?采用隱式方式調(diào)用，無(wú)需事先 聲明。6-8判斷下面三個(gè)程序中是否有錯(cuò)誤，若有則指出錯(cuò)誤所在，并 給出完整程序。程序1:Sig nal A,EN : stdogic;Process(A

41、, EN)Variable B: std_log ic;Beg inif EN=l then B<=A; end if;-將“ B<=A ” 改成“ B:=A end process;程序2:Architecture one of sample isvariable a, b，c:integer;beginc<=a+b;-將“ c<=a+b” 改成“ c:二a+b”end;程序3:library ieee;use ieee.std _lo gic_1164.all;en tity mux21 isPORT(a,b:in stdogic; sel:in stdoglc;c

42、:out std_logle;); - 將“;)”改成“)”end sam2;-將“ sam2 改成“ entity mux21”architecture one of mux2l isbegin-增加“ process(a,b,sel)begin”if sel= '0' then c:=a; else c:=b; end if;-應(yīng)改成“ if sel= '0' then c<=a; else c<=b; end if; ”-增加“ end process”end two;-將“ two” 改成“ architecture onW'7- 2

43、 LPM_ROMLPM_RAMLPM_FIFO等模塊與 FPGA中嵌入的 EAB ESB M4K有怎樣的聯(lián)系?答：ACEXIK系列為EAB APEX20系列為ESB Cyclone系列為 M4K第八章8- 1仿照例8-1，將例8-4單進(jìn)程用兩個(gè)進(jìn)程，即一個(gè)時(shí)序進(jìn)程， 一個(gè)組合進(jìn)程表達(dá)出來(lái)。-解：【例8-4】的改寫如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MOORE1 ISPORT(DATAIN: IN STD_LOGIC_VECTOR(1 DOWNTO 0);CLK,RST: IN STD_LOGIC;Q:OUT STD_LOGIC_

44、VECTOR(3 DOWNTO 0);END MOORE1;ARCHITECTURE behav OF MOORE1 ISTYPE ST_TYPE IS (ST0,ST1,ST2,ST3,ST4);SIGNAL C_ST,N_ST: ST_TYPE;BEGINREG: PROCESS(CLK,RST)BEGINIF RST='1' THEN C_ST<=ST0; - Q<="0000"ELSIF CLK'EVENT AND CLK='1' THENC_ST<=N_ST;END IF;END PROCESS REG;C

45、OM: PROCESS(C_ST,DATAIN)BEGINCASE C_ST ISWHEN ST0=> IF DATAIN="10" THEN N_ST<=ST1;ELSE N_ST<=ST0; END IF;Q<="1001"WHEN ST1=> IF DATAIN="11" THEN N_ST<=ST2;ELSE N_ST<=ST1 ;END IF;Q<="0101"WHEN ST2=> IF DATAIN="01" THEN N_ST&

46、lt;=ST3;ELSE N_ST<=ST0 ;END IF;Q<="1100"WHEN ST3=> IF DATAIN="00" THEN N_ST<=ST4;ELSE N_ST<=ST2; END IF;Q<="0010"WHEN ST4=>IF DATAIN="11" THEN N_ST<=ST0;ELSE N_ST<=ST3 ;END IF;Q<="1001" ;WHEN OTHERS=> N_ST<=ST0;END

47、 CASE;END PROCESS COM;END behav;8-2 為確保例 8-5(2進(jìn)程 Mealy 型狀態(tài)機(jī))的狀態(tài)機(jī)輸出信號(hào)沒(méi) 有毛刺，試用例 8-4 的方式構(gòu)成一個(gè)單進(jìn)程狀態(tài)，使輸出信號(hào)得到 可靠鎖存，在相同輸入信號(hào)條件下，給出兩程序的仿真波形。- 解：【例 8-5 】改寫如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MEALY1 ISPORT(CLK,DATAIN,RESET: IN STD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(D4OWNTO0);END MEALY1;ARCHITECTURE beha

48、v OF MEALY1 ISTYPE states IS (st0,st1,st2,st3,st4);SIGNAL STX: states;BEGINPROCESS(CLK,RESET) - 單一進(jìn)程BEGINIF RESET='1' THEN STX<=ST0;ELSIF CLK'EVENT AND CLK='1' THENCASE STX ISWHEN st0=> IF DATAIN='1' THEN STX<=st1; END IF; IF DATAIN='1' THEN Q<="1

49、0000" ELSE Q<="01010" ; ENDIF;WHEN st1=> IF DATAIN='0' THEN STX<=st2; END IF; IF DATAIN='0' THEN Q<="10111" ELSE Q<="10100" ; ENDIF;WHEN st2=> IF DATAIN='1' THEN STX<=st3; END IF; IF DATAIN='1' THEN Q<="1

50、0101" ELSE Q<="10011" ; ENDIF;WHEN st3=> IF DATAIN='0' THEN STX<=st4; END IF;IF DATAIN='O'THEN Q<="11011"ELSEQv="01001" ENDIF ；WHEN st4=> IF DATAIN='1' THEN STX<=stO; END IF; IF DATAIN='1' THEN Q<="11101&quo

51、t;ELSEQ<="01101" ENDIF；WHEN OTHERS=> STX<=st0; Q<="00000"END CASE;END IF;END PROCESS;END behav;siOI對(duì)儁Z初始化I LOC K >1 旅由LOCKlg號(hào)轅存O匕T 數(shù)據(jù)輸出有效采樣周期中等待丿轉(zhuǎn)橫好的數(shù)搖圖8-6控制ADC080睞樣狀態(tài)圖-【例8-2】根據(jù)圖8-6狀態(tài)圖，采用Moore型狀態(tài)機(jī)，設(shè)計(jì)ADC0809采樣控制器。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ADCIN

52、T ISPORT(D: IN STD_LOGIC_VECTOR(7 DOWNTO 0); - 來(lái)自 0809 轉(zhuǎn)換好的 8 位數(shù)據(jù)CLK: IN STD_LOGIC; -狀態(tài)機(jī)工作時(shí)鐘EOC: IN STD_LOGIC; -轉(zhuǎn)換狀態(tài)指示，低電平表示正在轉(zhuǎn)換ALE:OUT STD_LOGIC; -8個(gè)模擬信號(hào)通道地址鎖存信號(hào)START:OUT STD_LOGIC;-轉(zhuǎn)換開(kāi)始信號(hào)OE:OUT STD_LOGIC; -數(shù)據(jù)輸出三態(tài)控制信號(hào)ADDA:OUT STD_LOGIC;-信號(hào)通道最低位控制信號(hào)LOCK0:OUT STD_LOGIC;-觀察數(shù)據(jù)鎖存時(shí)鐘Q:OUT STD_LOGIC_VECTOR

53、(7 DOWNTO 0); -8位數(shù)據(jù)輸出END ADCINT;ARCHITECTURE behav OF ADCINT ISTYPE states IS(st0,st1,St2,st3,st4); - 定義各狀態(tài)子類 型SIGNAL current_state,next_state: states:=st0;SIGNAL REGL: STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL LOCK: STD_LOGIC;- 轉(zhuǎn)換后數(shù)據(jù)輸出鎖存時(shí)鐘信號(hào) BEGINADDA<='1'- 當(dāng)ADDAv='O'，模擬信號(hào)進(jìn)入通道INO ;當(dāng)ADD

54、A<='1',則進(jìn)入通道INIQ<=REGL;LOCK0<=LOCK;COM: PROCESS(current_state,EOC) BEGIN - 規(guī)定各狀態(tài)轉(zhuǎn) 換方式CASE current_state ISWHEN st0=> ALE<='0'START<='0'LOCK<='0'OE<='0' next_state<=st1; -0809初始化WHEN st1=> ALE<='1'START<='1'LO

55、CK<='0'OE<='0' next_state<=st2 ;-啟動(dòng)采樣WHEN st2=> ALE<='0'START<='0'LOCK<='0' OE<='0' IF(EOC='1') THEN next_state<=st3;-EOC=1 表明轉(zhuǎn)換結(jié)束ELSEnext_state<=st2; ENDIF; - 轉(zhuǎn)換未結(jié)束，繼續(xù)等待WHEN st3=> ALE<='0'START<=&

56、#39;0'LOCK<='0'OE<='1'next_state<=st4;-開(kāi)啟OE輸出轉(zhuǎn)換好的數(shù)據(jù)WHENst4=>ALE<='0'START<='0'LOCK<='1'OE<='1'next_state<=st0;WHEN OTHERS=>next_state<=st0;END CASE;END PROCESS COM;REG:PROCESS(CLK)BEGINIF(CLK'EVENTANDCLK='1&

57、#39;)THENcurrent_state<=next_state; END IF;END PROCESRSEG; - 由信號(hào) current_state 將當(dāng)前狀態(tài)值 帶出此進(jìn)程： REGLATCH1: PROCESS(LOCK)-此進(jìn)程中，在 LOCK的上升沿，將 轉(zhuǎn)換好的數(shù)據(jù)鎖入BEGINIF LOCK='1' AND LOCK'EVENT THEN REGL<=D; END IF;END PROCESS LATCH1;END behav;8-5 在不改變?cè)a功能的條件下用兩種方法改寫例 8-2，使其輸 出的控制信號(hào)(ALE、START OE LO

58、CK沒(méi)有毛刺。方法 1:將輸出 信號(hào)鎖存后輸出；方法 2：使用狀態(tài)碼直接輸出型狀態(tài)機(jī)，并比較 這三種狀態(tài)機(jī)的特點(diǎn)。- 解："【例8-2】根據(jù)圖8-6狀態(tài)圖，采用Moore型狀態(tài)機(jī)， 設(shè)計(jì)ADC0809采樣控制器”方法1(將輸出控制信號(hào)鎖存后輸出)的 VHDL程序代碼如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ADCINT ISPORT(D: IN STD_LOGIC_VECTOR(7 DOWNTO 0); - 來(lái)自 0809 轉(zhuǎn)換好的 8 位數(shù)據(jù)CLK: IN STD_LOGIC;狀態(tài)機(jī)工作時(shí)鐘EOC: IN STD_LOGIC; - 轉(zhuǎn)換狀態(tài)指示， 低電平表示正 在轉(zhuǎn)換ALE: OUT STD_LOGIC; -8個(gè)模擬信號(hào)通道地址鎖存信號(hào)START: OUT STD_LOGIC;-轉(zhuǎn)換開(kāi)始信號(hào)OE: OUT STD_LOGIC; -數(shù)據(jù)輸出三態(tài)控制信號(hào)ADDA: OUT STD_LOGIC;-信號(hào)通道最低位控制信號(hào)LOCK0: OUT STD_LOGIC;-觀察數(shù)據(jù)鎖存時(shí)鐘Q: OUT STD_LOGIC_VECTOR(7 DOWNTO