Integrated PCM Codec外文翻譯

1、 設計題目：Integrated PCM Codec譯文 學生姓名： 學 號： 學 院： 電氣與信息工程學院 班 級： 日 期： 2015年3月20日集成PCM編解碼器庫b . OHRI和邁克爾·J?？ɡ瓭h,JR .)會員,IEEE 摘要指出單芯片的PCM編碼電路的COMS過程中是如何實現(xiàn)的，設計使用兩個線性模數(shù)轉(zhuǎn)換器，使用再分配的技術。 實驗的結果表明該電路滿足需要非常低的功率運行要求。一、單片CMOS PCM 編碼以數(shù)字的方式處理聲音信號變得更受歡迎了，這里有幾個有爭議性的方法包括脈沖寬度調(diào)制、脈沖振幅調(diào)制、三角調(diào)制、脈沖編碼調(diào)制。一種特定的PMC編碼方式在北美成了標準，在時分復

2、用的方案上這里有兩種獨立的應用方式：傳輸與數(shù)字語言切換。傳輸包含從一個地方到另一個地方發(fā)送數(shù)字形式的語音數(shù)據(jù)，自從傳輸與接收從彼此之間分離后，某種形式的同步是隱含在這種方案中，這種類型的應用就是集中器和信道處理單元。切換只涉及到一個聲音通道連接到另一個數(shù)字的形式，這種方案使得傳輸和接收電路緊密相交，以至于時鐘和同步通過同一個電路成為可能，這種類型的重要應用是電子專用自動交換機和數(shù)字控制辦公的集合。由1在系統(tǒng)中定義的，輸入的模擬信號取樣在8 KHZ的比率。圖1展示了一個1 KHZ取樣的輸入方式，在每一個取樣的時間，模擬信息轉(zhuǎn)化為一個8位數(shù)字字在串行傳輸格式中以1.544Mbit/s的速率。圖2顯

3、示在一對電線上的24個聲音信道的時分復用，（為了簡單，只是顯示簡單的操作）每一個頻道都是第一次限帶控制發(fā)射的傾斜體少于4 KHZ，然后采樣和轉(zhuǎn)換成一個伴隨矩陣的數(shù)字代碼。8 bit數(shù)連續(xù)在一個多路復用器上傳輸，1.544Mbit/s的比特流發(fā)送到一個適當?shù)腁n（n=1,2,24）信道連同著Bm(m=1,2,24)信息的多路復用選擇器，這是由計算機選擇，有時被稱為共同控制。 對于傳輸應用數(shù)字脈沖編碼調(diào)制數(shù)據(jù)傳輸在兩個中心辦公室成為可能，為了轉(zhuǎn)換應用程序，例如一個交換機允許連接的兩個聲音路徑，數(shù)字交換可以不再需要低阻力模擬電路產(chǎn)品。 Manuscript received June 5, 1978

4、; revised September 11, 1978. The authors are with MOSTEK Corporation, Carrollton, TX 75006. 這個設備的選擇是金屬柵極CMOS，這個技術允許使用非常低電壓的數(shù)字電路和比單極性MOS更容易模擬的設計，這個過程需要選擇正負5V兩個供應的需要。為了減少功耗，所有的數(shù)字邏輯操作從積極的供給地面，只有模擬部分來自正負電壓供應（一個放大器和一個比較器）。圖3表示的圖形框表示了編碼器電路，這個重要特色的方案使用如下列舉：（1） 兩個為編譯碼器的數(shù)模轉(zhuǎn)換器提供的系統(tǒng)隔離了沒有可完成的使用數(shù)模轉(zhuǎn)換路徑，電容的兩個數(shù)模轉(zhuǎn)換

5、器方法還可以消除外部采樣/保持的電容器以及外部過濾消零需要在共享數(shù)模轉(zhuǎn)換的方法內(nèi)。這是最小化所需要的外部組件。（2） 完成信道組D3的信號兼容需求。（3） 實現(xiàn)最小系統(tǒng)所需的使用的模擬組件數(shù)量，也即兩個：一個數(shù)比較儀和在運算電路里僅僅的一個放大器。最小的線性組件幫助減少系統(tǒng)的功率消耗是在電路設計中高于一切的考慮，使用COMS處理，數(shù)字消耗的一部分能量僅僅在傳輸中，線性單元連續(xù)的消耗能量。（4） 在數(shù)字部分允許容易的從P-law轉(zhuǎn)換到A-law，讓電源消耗在同步/異步數(shù)據(jù)輸入/輸出的比特率從128kHz到2.048MHz的改變可忽略成為了可能。 二、操作模式發(fā)射和接收函數(shù)在主時鐘里是完全相互獨立

6、的，因此，這個芯片可以在不同的輸入/輸出時鐘頻率里運行在同步/異步模式，芯片圖如圖4所示，發(fā)射和接收的操作模式在下面詳細描述。A接收的操作模式在接收的操作模式里，當接收同步是高周期的時候串行輸入數(shù)據(jù)被轉(zhuǎn)移到接收時鐘頻率的輸入緩沖區(qū)內(nèi)，當更新接收DAC的輸出工作周期為100%時，翻譯后的數(shù)據(jù)可以從8到13位轉(zhuǎn)換器鎖定到可接收的13位上，以接收DAC作為樣本并由單位增益運算放大器輸出緩沖。在執(zhí)行7位解碼信號幀和輸入數(shù)據(jù)位鎖定到Sig A/SigB輸出，鎖存器的A/B選擇（RCV）輸入，當?shù)诎藗€字符是一個信號位，它是分配的價值半步。這一結果導致S/D比值低于如果將任意選擇1或0。圖5顯示了實現(xiàn)電路的

7、7位/8位解碼，幀1通過5且7通過11，輸入A為1。8位對應于Q7的輸出且在這期間編碼B為1；因此輸出C為0，結果為8位解碼。幀2和幀12的輸入A為0導致8位是0且輸出C為0，相應的半步抵消控制為1.。這導致一個7位解碼與一個有效的半步抵消信號幀和其他8位期間解碼幀。B傳輸?shù)目刂颇Ｊ?在這種模式下操作模擬信號輸入的樣本的采樣/保持且執(zhí)行了自穩(wěn)零功能的同時作為操作描述的電路部分，伴隨著保持狀態(tài)，編碼技術的使用逐次逼近這過程的完成。發(fā)射DAC的操作類似于如前所描述的接收DAC的操作。編碼過程完成后，加載SAR的輸出帶輸入緩沖區(qū)，在輸入時鐘頻率的串行傳輸期間發(fā)射同步增高信號。在信號幀中信令信息（Si

8、gA/SigB）插入到輸出比特流的8位選中數(shù)據(jù)為A/B所選擇（發(fā)射）的輸入。圖6電路的描述是插入信號在即將離任的數(shù)字比特流中，幀1通過5且?guī)?通過11，節(jié)點B是1和D4相對應的Q5。在幀6和12，節(jié)點B低于1的發(fā)射時鐘周期從而發(fā)生轉(zhuǎn)換，信令信息給D-input到Q4，并登記在其輸入在下一個正時鐘脈沖邊緣。因為輸入A只有一個時鐘周期寬度如圖所示，Q4的修改迄今為止在Q7周期一次后通常會出現(xiàn)在其輸入第二時鐘邊緣和第三時鐘邊緣。因此傳出數(shù)據(jù)流有信號信息添加為第8為，只在第6和第12幀其余的幀期間不變。三、電路描述 系統(tǒng)時間是由順序控制器控制運行的主時鐘頻率為1.5442.048MHz，所有必要的信號

9、，例如自穩(wěn)零、取樣保持、連續(xù)時鐘近似注冊（SAP）、編碼/解碼控制等，是在這一節(jié)中生成的。 在8到13位可轉(zhuǎn)換器之間提供了一對一的翻譯，在某輸入的8位壓縮拓展到13位線性代碼輸出，從而允許使用二進制在DAC模數(shù)轉(zhuǎn)換過程。 圖7顯示了允許使用分時的方法編碼和解碼并且DAC分配8到13位的可轉(zhuǎn)換邏輯。 在SAR不斷上升的邊緣同步開始，同樣解碼中斷生成的下降沿RCV（接收）同步。 為了確保正確的編碼，需要滿足三個條件；（1） 編碼/解碼應該在解碼中斷啟動后的時間至少高于T/2,因此即使SARand在解碼中斷重疊，編碼器也可以訪問8到13位的T/2期間內(nèi)至少一段時間的轉(zhuǎn)換器數(shù)據(jù)的可編碼到13位里。（2

10、） SAR 是保持低位直到解碼中斷走向低位，這個拓展編碼的編碼時間很近似，同時保證譯碼器也可以訪問8到13位代碼轉(zhuǎn)換器在一段時間內(nèi)（T1）足夠長時間來完成轉(zhuǎn)換過程。（3） SAR拓展：如果SAR是低位并且解碼中斷是高位。四、代碼轉(zhuǎn)換邏輯表顯示了理想的編碼功能，因為每個和弦的精度需要只有半步長和弦，精度要求反映線性DAC只有5位線性和弦0和6位線性和弦1到7.因此二進制DAC需要有13位的分辨率及其只有6位線性來滿足系統(tǒng)精度要求。表顯示了實際的代碼實現(xiàn)，兩者之間唯一的區(qū)別是兩個編碼表的數(shù)是1到1023和更高的代碼，這增加了微不足道的性能下降，大大簡化了電路的實現(xiàn)。表可以簡化為每個二進制DAC的位

11、權重，例如對應于位7有著一個64單元的位權重，位7的開/關表表示在表。表達位7可以編寫如下：Co通過C7對應和弦為0通過7，S1通過S4對應于步進的輸入。因為Co通過C1是相互排斥的，位7可以使用傳輸實施門。如圖8所示，類似的表達式可以派生出的其他位二進制的DAC。五、數(shù)模轉(zhuǎn)換的設計 13位二進制DAC可操作。 主要的二進制加權電容梯，DAC電路示意圖如圖9，如圖9所示，電容梯有兩個部分的7位（7最重要的比特）和6位（6最低有效位）通過連接一個64:1的電容分壓器，可以得出這兩部分的等效電路圖，如圖10所示：DAC的輸出可以寫成：相當于13位DAC的輸出和相當于128PF的輸入電容。六、編碼器

12、相當于128PF的電容梯是用來執(zhí)行額外再編碼器里的自穩(wěn)零和取樣保持功能。這顯示在圖11，最初S1連接的Vin與S2是關閉的，運算放大器A1是運行作為一個單位增益及其跟蹤補償電壓（Voff）存儲在電容器上。然后打開開關S2且開關S1是模擬接地的，電壓反相輸入的運算放大器是現(xiàn)在的Voff-Vin，因此當放大器A1運行與S2打開它充當一個有效的零失調(diào)和Vin應用反相輸入放大器Voff2/A1上，另一端電容器作為DAC現(xiàn)實可操作。因此電容梯執(zhí)行自穩(wěn)零、取樣保持所有必要的功能，作為一個DAC芯片的編碼部分。 比較器分為兩個放大部分去獲得：（1） A1，A2的結果>10000（2） 在自穩(wěn)零周期穩(wěn)定

13、運行 放大器A1的設計是旨在提供穩(wěn)定運行周期是的自穩(wěn)零，它的本質(zhì)是一個單位增益跟蹤，放大器A2是用于實現(xiàn)最小增益于10000的比較器。這允許和弦0從而解決1/2步，確保編碼的輸出總是自穩(wěn)定的，空閑信道噪聲測量沒有信號通常是5dBcnCo的使用方案。七、非理想性編碼器性能影響組件的非理想惡化系統(tǒng)，一些重要的非理想如下所述：（1） 寄生電容的加載對DAC輸出：指圖10中，雜數(shù)電容加載（CL）在DAC輸出給出了VDAC的修改表達式：因此DAC輸出增益系數(shù)修改為(1 - CL/128)。 在編譯器中，由于模擬輸入也經(jīng)歷了相同的增益系數(shù)，增益誤差也消失。在編譯器里，然而有一個恒定的增益系數(shù)(1 - CL

14、/128)。有于CL=1.28pF（1%被覆蓋）一個固定增益誤差為-0.087dB。典型的增益追蹤誤差測量為-0.1dB，圖16和圖17顯示了測量系統(tǒng)的性能。 因為非常小的電容溫度系數(shù)，維持系統(tǒng)性能遠高于D3規(guī)范在- 55°C 到 +1OO°C溫度范圍，長期的穩(wěn)定性是優(yōu)秀相類似的原因。（2）1.016pF分壓電容器失配的影響：偏差的分壓器電容所需的比例1.016:1表述了增益和線性誤差，加入±C的變化值在1.016:1的電容率變化，DAC的輸出將被修改為給定的表達式： 因此C±1.6%誤差映入的誤差在和弦0和1的1/4,1/8在和弦的2步長，可以忽略不計

15、。保持C誤差在±1%加上6位線性及必要的13位DAC足夠改成確保系統(tǒng)精度要求，通常±0.1%電容率很容易實現(xiàn)，從而使這個錯誤可以忽略不計。（2） 參考源不匹配和穩(wěn)定：使用外部引用允許用戶控制這個增益誤差的重要來源和長期穩(wěn)定，外部參考源的質(zhì)量直接反映在使用編碼器獲得跟蹤和長期穩(wěn)定性，另有編碼器能夠提供-0.1dB的增益追蹤誤差與卓越的長期穩(wěn)定性。通過增加一個單位增益反相放大器的非理想性將增加系統(tǒng)增益和信號失真錯誤是由用戶通過使用這個單元增益控制反轉(zhuǎn)外部。八、比較單元-增益電路 單位增益放大器電路的單位增益放大器由交錯的放大與米勒電容補償構成，如圖12所示，第一階段由晶體管M1

16、，M2，M3和M5是基本的微分放大器的典型并獲得40dB增益，第二階段組成的是M10和I3提供了一個典型的35dB增益，以及翻譯編碼的水平，Cfb是米勒反饋電容（20pF）用于單位增益頻率補償。 晶體管Q1消除了從第一第二階段放大階段的前饋反應。晶體管M4,M6,M7,M8和M9通過提供一個共模反饋回路改善+5V PSRR ，假設+5V供應增加導致M6和M7引導更多的M4，M3和M5去引導更多的柵極給M6，M7和M10趨向+5V，從而使VGS位常熟M10。 這種共模回路增益約為40dB,從而提高+5V PSRR約40dB增益。放大器的轉(zhuǎn)換速率約為2V/us，且一個單元增益交叉頻率約為1.5MH

17、z。九、比較器電路如前所述，比較器由兩個獨立的放大器A1和A2，A1放大器電路原理圖如圖13所示，放大器A2也有雷士的設計除了它的輸出級提供了單級輸出的0+5V與放大器A1雙極性輸出不同，放大器A1由兩個階段組成，第一階段由晶體管中引入M11,M12,M13,M14,M15和M16是微分階段設計提供改進gm，從而提高比較轉(zhuǎn)換速度。如圖13所示的晶體管M13和M16有一個接近2I的變化，同時M11和M12僅僅有一個I變化，從而提供2倍提高的輸出轉(zhuǎn)換速率。第二階段晶體管M17，M18，M19和電流源M21組成，晶體管M18組成的電流鏡和M19提供給5的另一個電流放大，電流源M21變性到6K阻力源，

18、提高了輸出4倍的阻抗，因此提高放大器的增益為6dB，所有放大器（約52dB）實現(xiàn)了輸出級的高輸出阻抗（大約200K）。當作為一個單元增益追蹤自穩(wěn)周期的期間，128pF的電容梯提供的主導極點頻率從而消除需要額外補償?shù)碾娙萜鳌Ｊ?、電容器梯度布局達到最佳匹配的電容D/A梯度，價值更高的電容器是使用1uF的倍數(shù)單元電容器，例如1pF和4pF電容器布局如圖14所示。 實現(xiàn)理論中相比于4:1比率不僅是4pF電容器相對于4個單位但是薄和厚的氧化物雜散的電容所示圖也是4:1比例，雜散電容的布局分布，用于減少面積偏差的影響。 因此電容梯度的準確性實現(xiàn)將有限的面積制造公差和蝕刻過程的錯誤。十一、實驗結果圖15的設置是用來評估芯片的性能，MK5150編譯碼器的性能超過美國電話電報D3信道規(guī)范的要求，圖16顯示了輸入電平的信號與量的失真函數(shù)。Co閑置的13-14dB噪聲信道比9-10dB的D3規(guī)范，獲得的追蹤圖如17所示。 運行功率測量的室溫通常是30mW，這是足夠低的待機模式并不認為是必要的，歐洲版本的編解碼器是一種用金屬屏蔽的產(chǎn)品。十二、承認作者希望感謝Dr.D.Sealer的幫助與支持，以及對本文的批評。 十三、引用