頻率綜合技術實驗報告

1、頻率綜合技術實驗報告 姓 名： 學 號： 同 組 人： 學 號： 院 系: 指導老師： 時 間： 鎖相與頻率合成類實驗實驗摘要：鎖相與頻率合成類實驗主要利用超大規(guī)模集成芯片完成鎖相環(huán)和信號發(fā)生器的設計，通過單片機系統(tǒng)控制各種功能，該實驗包括的知識點有硬件方面：鎖相與頻率合成技術，單片機技術，數(shù)字電路技術等；軟件方面：匯編語言設計，C51語言設計，Protel電路圖設計等。實驗要求：在做實驗之前，要通過查閱資料理解該實驗的設計要求，包括硬件芯片的原理和功能，以及單片機方面的知識，熟悉匯編語言和C51語言的編程方法，完成該實驗的硬件設計和軟件設計，完成以上內容才能進實驗室做實驗。實驗一、 鎖相頻率

2、合成器的設計2 實驗二、 鎖相環(huán)路參數(shù)測試實驗9實驗三、 DDS信號發(fā)生器的設計 14實驗四、 基于FPGA的DDS信號源17實驗一 鎖相頻率合成器的設計一、實驗目的1. 掌握鎖相環(huán)及頻率合成器原理。2. 利用數(shù)字鎖相環(huán)CD4046設計制作頻率合成器。3. 利用有源濾波器將CD4046輸出方波。二、實驗儀器 示波器、萬用表、頻率計、直流穩(wěn)壓源。三、實驗原理1鎖相頻率合成器原理鎖相頻率合成器是基于鎖相環(huán)路的同步原理，由一個高準度、高穩(wěn)定度的參考晶體振蕩器，合成出許多離散頻率。即將某一基準頻率經過鎖相環(huán)（PLL）的作用，產生需要的頻率。原理框圖如圖1-1所示。圖1-1 鎖相環(huán)原理框圖由圖1-1可知

3、，晶體振蕩器的頻率經固定分頻后得到步進參考頻率，將信號作為鑒相器的基準與分頻器的輸出進行比較，鑒相器的輸出正比與兩路輸入信號是相位差，經環(huán)路濾波器得到一個平均電壓，控制壓控振蕩器（VCO）頻率的變化，使鑒相器的兩路輸入信號相位差不斷減小，直到鑒相器的輸出為零或為某一直流電平，這時稱為鎖定。鎖定后的頻率為即。當預置分頻數(shù)變化時，輸出信號頻率隨著發(fā)生變化。鎖相環(huán)中的濾波器時間常數(shù)決定了跟隨輸入信號的速度，同時也限制了鎖相環(huán)的捕捉范圍，詳細原理見參考書。2CD4046鎖相環(huán)工作原理數(shù)字鎖相環(huán)CD4046由兩個鑒相器、一個壓控振蕩器、一個源極跟隨器和一個齊納二極管組成。鑒相器有兩個共用輸入端和，輸入端

4、既可以與大信號直接匹配，又可直接與小信號相接。自偏置電路可在放大器的線性區(qū)調整小信號電壓增益。鑒相器為異或門，鑒相器為四組邊沿觸發(fā)器。由于CD4046的兩個鑒相器輸入信號均為數(shù)字信號，所以稱CD4046位數(shù)字鎖相環(huán)。壓控振蕩器的輸出除受輸入電壓的控制外，還受禁止端INH的控制。當禁止端INH為高電平時，禁止VCO和源極跟隨器工作；當禁止端INH為低電平時，允許VCO和源極跟隨器輸出。齊納二極管用來輔助電源電壓的調整。CD4046的功能框圖和管腳排列如圖1-2所示。圖1-2 CD4046管腳排列和功能框圖 由于鑒相器為異或門，使用時要求兩個輸入信號必須都是占空比為50%為對稱方波，此時它的鑒相范

5、圍是，否則線性鑒相范圍將減小。在頻率合成器中，由于環(huán)路中的分頻輸出信號一般都不是對稱方波，故都不使用鑒相器。 鑒相器為四組RS邊沿觸發(fā)器，它具有鑒相/鑒頻的功能，不像鑒相器依靠電平鑒相，鑒相器是依據脈沖邊沿進行鑒相，對占空比無特殊要求，因而常使用在頻率合成器中。鑒相器在不同輸入相位差下輸出的時域波形及鑒相特性曲線如1-3所示。圖1-3 鑒相器的時域波形和鑒相特性 因為鑒相器輸出級是由一個增強型P溝道場效應管和一個增強型N溝道場效應管組成的三態(tài)驅動電路，當管腳上的參考頻率高于管腳上的比較信號頻率時，鑒相器輸出管腳電壓中的直流分量增加，這一增加的直流分量控制VCO振蕩頻率迅速提高；當?shù)陀诠苣_上的比

6、較信號頻率時，管腳電壓中的直流分量減小，而這一減小的直流分量控制VCO振蕩頻率迅速降低。管腳的脈沖寬度表明了相位差的大小，當兩個輸入信號相同時，則輸出呈高阻狀態(tài)。 VCO的輸出頻率最高不超過1.5MHz（74HC4046為15MHz左右），決定振蕩頻率的不僅和電源電壓有關，而且與外接阻容元件有關。振蕩頻率的定時元件有、和電容，無信號輸入時，VCO將振蕩在最低頻率上。當使用不同電源時，與的關系、與的關系、/和/的關系如圖1-4(a)、(b)、(c)所示。圖1-4 VCO頻率特性參數(shù)3參考測量分析（1）VCO的壓控靈敏度與線性度。前已指出，VCO的壓控靈敏度是單位電壓控制下，VCO輸出角頻率的變化

7、量，記作，定義為： 。 理想的壓控靈敏度應是不變的，但實際中的是變化的，這樣壓控特性是非線性的，通常用線性度參量來描述線性度，越接近1越好，的定義為 （2）、及的測量與計算為環(huán)路的自然諧振角頻率，為阻尼系數(shù)，為頻率轉換時間（即頻率合成器輸出從某一頻率跳變到另一頻率的時間）。環(huán)路鎖定后，相位差為常量，鑒相器輸出電壓是直流電壓，環(huán)路濾波器輸出也為直流電壓，用示波器可觀測的狀態(tài)變化，判定環(huán)路是否入鎖。改變分頻比的數(shù)值，環(huán)路即刻失鎖，若頻差在捕捉帶內，經短時間頻率的牽引，又進入鎖定狀態(tài)。頻率合成器從失鎖到入鎖的時間，稱為頻率轉換時間。實際測量時，可用一低頻TTL信號源接到分頻器預置碼的某一位上。利用低

8、頻信號源高低電平，取代對應的兩個可預置碼，再用示波器同時觀測信號源波形和點的波形，從示波器上讀出峰值時間和頻率轉換時間的特征參數(shù)。對應波形如圖1-5所示。圖1-5 分頻比N改變時的波形圖1-5表明，TTL方波的控制下，環(huán)路分頻比周期性的改變。鑒相器輸出一個周期性頻率階躍信號，從某一電壓開始（或）。經歷一個瞬態(tài)響應過程，完成頻率牽引和相位鎖定，達到新的穩(wěn)態(tài)直流電壓（或）?？梢岳煤蛽Q算出阻尼系數(shù)和自然諧振角頻率。它們分別為 CD4046中不包含環(huán)路濾波器，內部的鑒相器和壓控振蕩器相互獨立，使用者可根據不同要求，合理地設計出環(huán)路濾波器參數(shù)，由于VCO輸入阻抗極高，在設計環(huán)路濾波器時可以不考慮其影響

9、。因鎖相環(huán)是一個典型的自控系統(tǒng)（即相位反饋控制系統(tǒng)），和是兩個重要的參量，它對環(huán)路的性能影響很大。過大時，環(huán)路濾波器特性變差，輸出相位噪聲增大；過小，在頻率轉換過程中，的瞬態(tài)過沖較大，導致加長。通常取值范圍是由頻率合成器的步進間隔和工作頻率范圍，可計算出分頻比的變化范圍。一般取在。環(huán)路濾波器通常使用積分濾波器和無源比例積分器，如圖1-6(a)和1-6(b)所示。圖圖1-6 兩種環(huán)路濾波器（a）RC積分器 (b) 無源比例積分器對于使用積分器的頻率合成器，有 式中，是鑒相靈敏度，對數(shù)字電路的鑒相器，是固定值。CD4046鑒相器鑒相靈敏度為。電容的取值范圍為。對于使用無源比例積分器的頻率合成器，有

10、 值得提到的是，若采用一節(jié)積分器作為環(huán)路濾波器，它的穩(wěn)定性、頻率捕捉范圍等性能較差，因此應用較少。無源比例濾波器具有兩個獨立的時間常數(shù)，因此和大體上能獨立選擇，這種靈活性使它獲得廣泛應用。4總體設計方案總體設計方案的參考框圖如圖1-7所示。方案要求頻率合器的工作范圍在100160kHz,輸出為方波等。數(shù)字鎖相環(huán)CD4046中的VCO輸出為單極性多諧振蕩方波，因CD4046的管腳5加低電平時VCO起振、加高電平停振（VCO高阻輸出）。CD4046中集成了兩個鑒相器，即PD和PD，前者為異或門（不用），后者是觸發(fā)器型鑒相器（選用）。分頻器限定采用計數(shù)器CD4522。采用三片CD4522組成分頻器時

11、，每片的預置端（ABCD）要置入數(shù)碼。 圖1-7 總體設計框圖四、主要設計指標1輸出頻率范圍：100160kHz，頻率步進間隔10kHz。2限定使用數(shù)字鎖相環(huán)CD4046，要求輸出信號為方波。3在頻率轉換10kHz步進間隔時，要求頻率轉換時間小于5ms。4設計使用5V穩(wěn)壓電源。五、實驗結果 本次實驗由實驗室提供的統(tǒng)一頻率合成器完成鎖相與頻率合成類實驗，該頻率合成器符合上述所有設計指標，為后面其他實驗打下基礎，故頻率合成器設計部分在此不再詳述。 實驗二 鎖相環(huán)路參數(shù)測試實驗一、實驗目的1. 掌握VCO壓控振蕩器基本工作原理，加深對基本鎖相環(huán)工作原理的理解；2. 熟悉鎖相式數(shù)字頻率合成器的電路組成

12、與工作原理。二、實驗儀器 示波器、萬用表、頻率計、直流穩(wěn)壓源。三、實驗內容1基本鎖相環(huán)實驗（1）觀察鎖相環(huán)路的同步過程；（2）觀察鎖相環(huán)路的跟蹤過程；（3）觀察鎖相環(huán)路的捕捉過程；（4）測試環(huán)路的同步帶與捕捉帶，并計算它們的帶寬。2鎖相式數(shù)字頻率合成器實驗（1）在程序分頻器的分頻比N=1、10、100三種情況下： 測量輸入參考信號的波形； 測量頻率合成器輸出信號的波形。（2）測量并觀察最小分頻比與最大分頻比。四、實驗步驟及記錄結果1基本鎖相環(huán)實驗（1）觀察環(huán)路的同步過程 鎖相環(huán)在鎖定狀態(tài)下，如果輸入信號參考頻率保持不變，而VCO的振蕩頻率發(fā)生漂移導致時，則在環(huán)路的反饋控制作用下，使恢復仍然保持

13、=的狀態(tài)，這種過程叫做同步過程。a.實驗方法：將圖8-2電路圖中SW401、SW402、SW403設置為001狀態(tài)，此時分頻比為N=1。即將程序分頻器的分頻比設置為1(預置為001狀態(tài))。實驗電路的鎖相環(huán)即成為基本鎖相環(huán)。其 =/N=/1=b.以外接信號源作參考信號，加入方波信號源，令信號源輸出一個參考頻率為50KHz、電平為TTL的參考信號加于相位比較器的端。在TP402處測量，我們可看到，這時經過環(huán)路的反饋控制，將偏離前項測出的的參考值而趨向于，直至也等于外接信號源的參考頻率值50KHz。這就是同步過程，基本鎖相環(huán)被外加信號源鎖定在的頻率上。實驗結果：設置方波信號為幅度為4.5V的TTL信

14、號，由于儀器精確度和參數(shù)設置等問題，我們發(fā)現(xiàn)實驗中加入50KHz的信號源信號時，鎖相環(huán)已不能鎖定信號，故略微減小輸入信號頻率，在48KHz時可以鎖定，故將參考頻率定為48KHz。（2）觀察環(huán)路的跟蹤過程鎖相環(huán)進入鎖定狀態(tài)后，如果 (現(xiàn)等于VCO的振蕩頻率)不變，輸入參考頻率發(fā)生飄移，則在環(huán)路的反饋控制作用下，使跟隨著的變化而變化，以保持的環(huán)路鎖定狀態(tài)。這種過程叫做跟蹤過程。 實驗方法：在上面實驗的基礎上將外加信號源的頻率(參考頻率)逐次改變(模擬產生的漂移)，每改變一次，觀察一次的數(shù)值，可以看到：隨的變化即=的狀態(tài)。實驗結果： 在48KHz附近逐次改變信號源頻率為47KHz、46KHz、45K

15、Hz、44KHz、43KHz、42KHz，可以觀察到的頻率隨之改變，并保持的狀態(tài)。（3）觀察環(huán)路的捕捉過程 鎖相環(huán)在初始失鎖狀態(tài)下，通過環(huán)路反饋控制作用，使VCO的振蕩頻率調整=的鎖定狀態(tài)，這個過程稱為捕捉過程。實驗方法：電路連接同前項，TP402處接頻率計，測量的數(shù)值，實驗開始時將信號源頻率()遠離VCO的中心振蕩頻率(如令高于1.5MHz或遠低于1KHz)使環(huán)路處于失鎖狀態(tài)，即，然后將從高端緩慢地降低(或從低端緩慢地升高)，當降低(或升高)到一定數(shù)值，頻率計顯示等于時，即捕捉到了，環(huán)路進入鎖定狀態(tài)。實驗結果： 首先將信號源頻率設置為1.5MHz，發(fā)現(xiàn)環(huán)路失鎖，緩慢降低，當，環(huán)路開始鎖定。（

16、4）測試環(huán)路的同步帶與捕捉帶實驗方法：電路連接同前項，令信號源頻率()等于50KHz。這時環(huán)路應處于鎖定狀態(tài)（=）。a.慢慢增加信號源的頻率，直至環(huán)路失鎖（）。此時信號源的輸出頻率就是同步帶的最高頻率。b.慢慢減小信號源的頻率，直到環(huán)路鎖定，此時信號源的輸出頻率就是捕捉帶的最高頻率。c.繼續(xù)慢慢減小信號源的頻率，直至環(huán)路失鎖，此時信號源的輸出頻率就是同步帶的最低頻率。d.慢慢增加信號源的頻率，直至環(huán)路鎖定。此時信號源的輸出頻率就是捕捉帶的最低頻率。實驗結果：實驗記錄數(shù)據如下4848454548.548.3540404948.403030.014848202047471010551.81.857

17、22.0011.91.900由上表中數(shù)據可知，同步帶的最高頻率為：48.35KHz捕捉帶的最高頻率為：48KHz同步帶的最低頻率為：1.8KHz捕捉帶的最低頻率為：1.9KHz輸入信號和環(huán)路輸出信號波形延時記錄如下延時4848160ns4545160ns4040160ns3030160ns2020160ns1010160ns22.001160ns 對比環(huán)路鎖定時輸入信號和環(huán)路輸出信號的波形（實驗時忘記拍攝，僅記下數(shù)據，這里畫出圖形），可以知道，鎖相環(huán)在環(huán)路鎖定時，輸出信號是與輸入信號同頻、有固定相位延遲的信號。2鎖相式數(shù)字頻率合成器實驗 （1）測量UR的頻率和波形。用示波器頻率計在TP401上

18、測量，應為1KHz，高電平3.4V，低電平0V。 （2）測量UV的頻率和波形（在TP402）正常工作時UV的波形應和UR同頻同相，但UV的占空比與程序分頻器的分頻比N有關。若N1時（K402接23腳），與UR的波形相同；N不等于1時（K402接12腳），UV波形的占空比小于50。實驗結果；UV的頻率，高電平=3.76V，低電平=-160mV。UR的占空比為50%，N1時（K402接23腳），UV的占空比為48.7%； N不等于1時（K402接12腳），UV的占空比為46.3%。（3）檢查最小分頻比和最大分頻比。 將SW403，SW402都置于0位，SW401從置入十進制數(shù)9開始，逐漸減置數(shù)值，

19、當輸出頻率不符合的關系時，表示已不能鎖定VCO的頻率。頻率合成器已不能正常工作。則能滿足關系式的最小的分頻比值，即為該合成器的最小分頻比。 同理，增大N的數(shù)值能夠滿足關系式的最大的分頻比值，即為該合成器的最大分頻比。 本合成器分頻比的范圍滿足1999。實驗結果： =1KHz分頻比N分頻比N98.9921010.0287.9872020.0077.0023029.9465.9954040.0055.0004545.0443.9874848.0133.0014948.0721.9985049.0111.8576049.01由上表可知，該頻率合成器的最小分頻比為N=2，最大分頻比為N=48.實驗中，

20、可以改變UR的頻率和分頻比，時頻率合成器輸出想要的頻率波形。 實驗三 DDS信號發(fā)生器的設計一、設計目的1.學習掌握DDS信號源的原理設計。2.了解專用AD9850集成電路芯片功能，用專用芯片設計DDS信號源。3.學習掌握一種單片機的編程技巧與單片機的外圍電路設置，實現(xiàn)與專用芯片的對接。二、實驗儀器 示波器、萬用表、頻率計、直流穩(wěn)壓源三、DDS工作原理簡介目前頻率合成主要有三種方法：直接模擬電路實現(xiàn)法、鎖相環(huán)合成法和直接數(shù)字合成法。直接模擬電路實現(xiàn)法利用倍頻、分頻、混頻及濾波，從單一或幾個參數(shù)頻率中產生多個所需的頻率。該方法頻率轉換時間快，但是體積大、功耗大，目前已有逐步被淘汰的趨勢。鎖相環(huán)合

21、成法通過鎖相環(huán)完成頻率的加、減、乘、除運算。該方法結構簡化、便于集成，且頻譜純度高，目前使用比較廣泛，但存在高分辨率和快轉換速度之間的矛盾，一般只能用于大步進頻率合成技術中。直接數(shù)字合成法DDS是近年來迅速發(fā)展起來的一種新的頻率合成方法。該技術從相位概念出發(fā)來對頻率進行合成，采用數(shù)字取樣技術，將參考信號的頻率、相位、幅值等參數(shù)轉變成一組取樣函數(shù)，然后直接運算出所需要的頻率信號。這種方法簡單可靠、控制方便，且具有很高的頻率分辨率和轉換速度，非常適合快速頻率轉換技術的要求。因直接數(shù)字合成法是采用數(shù)字化技術，在時鐘作用下，通過相位累加器將頻率控制字進行線性相位累加產生的變化量，直接產生各種不同頻率的

22、一種頻率合成方法。所以輸出信號中含有大量雜散譜線，超寬頻帶信號也將遇到諧波電平高，從而難以抑制諧波等問題。這些問題嚴重影響了DDS輸出信號的頻譜純度，也成為限制其應用的主要因素。DDS的結構原理圖如圖21所示，它由相位累加器、正弦ROM表、DA轉換器等組成。參考頻率由一個穩(wěn)定的晶體振蕩器產生，用它來同步整個合成器的各個組成部分。相位累加器由位加法器與位相位寄存器級聯(lián)構成，類似于一個簡單的加法器。每來一個時鐘脈沖，加法器將控制字與累加寄存器輸出的累加相位數(shù)據相加，把相加后的結果送到累加寄存器的數(shù)據輸入端，以使加法器在下一個時鐘脈沖的作用下繼續(xù)與頻率控制字相加。這樣，相位累加器在時鐘作用下，不斷對

23、頻率控制字進行線性相位累加。由此可以看出，相位累加器在每一個參考頻率輸入時，把頻率控制字累加一次，相位累加器輸出的數(shù)據就是合成信號的相位，相位累加器的輸出頻率就是DDS輸出的信號頻率。圖2-1 鎖相環(huán)頻率合成器原理框圖用相位累加器輸出的數(shù)據作為波形存儲器（ROM）的相位取樣地址。這樣就可以把存儲在波形存儲器內的波形抽樣值(二進制編碼)經查找表查出，完成相位到幅值的轉換。波形存儲器的輸出送到DA轉換器，DA轉換器將數(shù)字形式的波形幅值轉換成所要求合成頻率的模擬輸出信號。低通濾波器用于濾除不需要的取樣分量，以便輸出頻譜純凈的正弦波信號。DDS的輸出頻率、參考時鐘頻率、相位累加器長度以及頻率控制字之間

24、的關系為式中，為參考時鐘頻率；是相位累加器長度；為頻率控制字。由于DDS的最高輸出頻率受到奈奎斯特抽樣定理限制，所以以上計算的理論輸出頻率值為50。但考慮到低通濾波器的特性和設計難度以及對輸出信號雜散的抑制，實際的輸出頻率帶寬只能達到40左右。四、設計指標要求1實現(xiàn)正弦波、方波信號輸出，頻率范圍010MHZ。2正弦波信號輸出幅值為200mV，方波信號輸出幅值為TTL電平。3信號輸出阻抗：5070。五、測試結果 本次實驗是使用實驗室提供的統(tǒng)一DDS信號發(fā)生器，故原理與設計部分不再詳述，下面是測試部分和記錄結果。1、 用DSO_2902示波器觀察及測試DDS信號產生器實驗板的波形、頻率范圍、最小分

25、辨率、調整按鍵并記錄每個鍵的用途，以及記錄DDS輸出的波形、頻率范圍、最小分辨率。實驗結果：實驗中我們使用DDS信號發(fā)生器輸出正弦信號，頻率范圍為010MHz，最小分辨率為1KHz，按鍵S1S4分別為移位、遞增、確定和復位。具體為S1：移動LED顯示器顯示的小數(shù)點。每按動一下S1，小數(shù)點向后移動一位。S2：實現(xiàn)加1功能。小數(shù)點調整至某一位，每按動一下S2，則該位的數(shù)字加1。S3:對于調整之后的數(shù)據進行確認。S4：實現(xiàn)清零功能。使用S4時應注意，數(shù)據在確定以后是無法清零的，按動S1，當LED顯示器上顯示小數(shù)點時，S4才有效，此時按動S4，數(shù)據被清零。2、 用示波器分別觀察DDS輸出濾波器前后的波

26、形，記錄觀察的現(xiàn)象并得出結論。實驗結果：實驗中我們取了輸出為1KHz和10MHz兩個點的輸出濾波前后波形（正弦波）DDS輸出頻率示波器輸出頻率濾波前（放大前）峰峰值濾波后（放大后）峰峰值放大倍數(shù)1KHz1KHz1.98V3.36V1.69710MHz9.9994MHz0.92V1.12V1.217 由結果可以看出，由于濾波器的非線性，放大倍數(shù)并不固定，DDS中采用低通濾波器，故低頻信號的幅度較高頻信號幅度更大。實驗四 基于FPGA的DDS信號源1、 實驗目的1. 了解采用FPGA設計DDS信號源的工作原理。2. 掌握采用FPGA芯片實現(xiàn)DDS信號源設計方法。3. 掌握FPGA的EDA軟件使用方

27、法。2 實驗儀器 示波器、萬用表、頻率計。3、 實驗原理 圖4-1 DDS原理框圖 如圖1所示，DDS由累加器、波形存儲器、D/A轉換器和低通濾波器組成，其中累加器的作用是尋址，其結果送入到波形存儲器提取相應地址的數(shù)據，當這些數(shù)據被一次提取完后，便組成玩笑橫的波形。如圖2所示，累加器是有加法器和鎖存器構成的。 圖4-2 累加器結構此處，鎖存器可以選用D觸發(fā)器。波形存儲器中存儲的波形的數(shù)據需要比較高的采用率，這樣在一定范圍內改變步長也可以保證奈奎斯特采樣定律。 DDS的基本結構主要由相位累加器、相位調制器、正弦波數(shù)據表(ROM)、D/A轉換器構成。相位累加器由N位加法器N位寄存器構成。每來一個C

28、LOCK，加法器就將頻率控制字fwrod與累加寄存器輸出的累加相位數(shù)據相加，相加的結果又反饋送至累加寄存器的數(shù)據輸入端，以使加法器在下一個時鐘脈沖的作用下繼續(xù)與頻率控制字相加。這樣，相位累加器在時鐘作用下，不斷對頻率控制字進行線性相位累加。由此，相位累加器在每一個時鐘脈沖輸入時，把頻率控制字累加以此，相位累加器輸出的數(shù)據作為波形存儲器的相位取樣地址，這樣就可把存儲在波形存儲器內的波形抽樣值進行找表查出，完成相位到幅值的轉換。 由于相位累加器為N位，相當于把正弦信號在相位上的精度定為N位，所以分辨率為。若系統(tǒng)時鐘頻率為，頻率控制字fword為1，則輸出頻率為，這個頻率相當于基頻。若fword為K

29、，則輸出頻率為：，當系統(tǒng)輸入時鐘頻率fC不變時，輸出信號的頻率由頻率控制字K所決定。由上式可得：，其中，K為頻率字，注意K要取整，有時會有誤差。 選取ROM的地址時，可以間隔選項，相位寄存器輸出的位數(shù)D一般取10-16位，這種截取方法稱為截斷式用法，以減少ROM的容量。D太大會導致ROM容量的成倍上升，而輸出精度受D/A位數(shù)的限制未有很大改善。四、實驗內容及步驟1）、相位累加器（頻率控制字）、寄存器電路、（相位控制字）累加器1)設計原理： 在時鐘的作用下，進行相位累加，相位累加器的組成= N位加法器+N位寄存器。相位累加器（頻率控制字）由12位加法器與12位寄存器級聯(lián)構成。每來一個時鐘脈沖，加

30、法器將頻率控制字與寄存器輸出的累加相位數(shù)據相加，再把相加后的結果送至寄存器的數(shù)據輸入端。寄存器將加法器的上一個時鐘作用后所產生的相位數(shù)據反饋至加法器的輸入端，以使加法器在下一個時鐘作用下繼續(xù)與頻率控制字進行相加。這樣，相位累加器在時鐘作用下，進行相位累加。當相位累加器累加滿量時就會產生一次溢出，完成一個周期性的動作。如下圖所示。加法器（相位控制字）將相位控制字與寄存器輸出的累加相位數(shù)據相加。 其中，頻率控制字kf設計的是從0000到1111的四位二進制數(shù)，但是為了與相位累加器相匹配，kf需要定義成12位的二進制數(shù)。所以kf的高8為都要賦零，只需要控制低四位。 同樣，為了與加法器匹配，相位控制字

31、也定義成了12位的二進制數(shù)，為了方便起見，kp也設計了從0000到1111十六個狀態(tài)，但是若加在低四位，當kp也從0000到0001時，相位只變化了2/212=/2048，肉眼很難觀測到，從0000到1111也之變化了/204816=/128，在示波器上很難看到。所以本設計將4位相位控制字加在高四位，低八位賦零。這樣從0000到1111，相位變化了2/21227=/16，在示波器上很容易看到的，從0000到1111相位變化了。（后來，由于開關個數(shù)有限，相位控制字改為2位）。2)電路圖如下：12位累加器（頻率控制字）設計電路：封裝后如下圖所示：12位寄存器設計電路：封裝后如下圖所示：12位累加器

32、（相位控制字）設計電路與12位累加器（頻率控制字）設計電路一樣。2）波形存儲器（1）正弦波形存儲器，N（12）位的尋址ROM相當于把的正弦信號離散成具有個樣值的序列，波形ROM有D（10）位數(shù)據位，所以設置個樣值的值以D位二進制數(shù)值固化在ROM中，這里設置D=10，所以ROM中的數(shù)據范圍應該從0到1023，但是正弦值只從-1到1，所以要對其進行量化，公式如下所示：其中，為存儲地址，范圍是從0到4095。類似地，（2）方波波形發(fā)生器：方波存儲結構相較正弦波與余弦波的較為簡易，這是因為方波的圖象比較簡單，整個圖象存儲數(shù)據只對應只有0與1023兩個值，且各占一半，其方波圖形如下所示：圖（1）方波其量化公式如下：（3）三角波存儲器：三角波的設計只要分成三段，即（0,1023），（1024,3071），（3072,4095）這三段。其存儲結構如下圖所示：圖（2）三角波其量化公式如下所示：（4）鋸齒波存儲器：下圖為鋸齒波的存儲結構：圖（3）鋸齒波其量化公式如下所示：3） 10位觸發(fā)器電路電路作用：穩(wěn)定輸出波形，將其更好地顯示在示波器上。封裝后如下圖所示：4）測頻電路1)設計原理： 測頻就是計算1秒鐘內脈沖的個數(shù)。我們利用計數(shù)器和鎖存器實現(xiàn)這一功能。由于累加器以頻率控制字K為間隔,當累加器滿量時就會產生一次溢出,完成一次周期性的動作,這個周期也就是DDS信號的一個頻率周期,所以將累