NAND Flash調(diào)研

1、NAND Flash調(diào)研一、NAND Flash1.1 2D NAND FlashNAND閃存的基本存儲單元以8位或者16位為單位，連成位線，形成所謂的字節(jié)(Byte)或字(Word)，這就是NAND閃存的位寬，不同位線的上的基本存儲單元會連成字線，如圖1.1-1和1.1-2所示。這些線會再組成頁，頁內(nèi)分為有效容量區(qū)（Data Area）和冗余區(qū)（Spare Area），有效容量區(qū)存儲待存儲的數(shù)據(jù)，冗余區(qū)存儲與該頁有效數(shù)據(jù)相關(guān)的額外信息，多個頁組成塊，再由塊組成整個NAND閃存器件。圖1.1-1 NAND 閃存的字線與位線圖1.1-2 K9F1208U0M 閃存的整體結(jié)構(gòu)組成在架構(gòu)上，閃存設(shè)備

2、還需要數(shù)據(jù)傳輸總線、地址傳輸總線、命令傳輸總線、輸入輸出控制、控制邏輯單元和各類寄存器?？偩€是閃存在各個寄存器、設(shè)備存儲結(jié)構(gòu)和輸入輸出端之間傳送數(shù)據(jù)、地址或命令的傳輸線束。其中，地址傳輸總線又分為行地址總線和列地址總線兩種。行地址包含了邏輯單元號、塊號和頁號；列地址指向要獲取或更改的數(shù)據(jù)的起始點所對應(yīng)的頁內(nèi)偏移。輸入輸出控制是閃存對外交流數(shù)據(jù)命令等信息的控制部件。控制邏輯單元負(fù)責(zé)根據(jù)輸入命令和狀態(tài)寄存器進(jìn)行對應(yīng)的操作，如數(shù)據(jù)傳輸和設(shè)備擦寫等。在設(shè)備工作中，為了暫時存儲數(shù)據(jù)、地址和命令，閃存提供了多種寄存器。每個邏輯單元有一個命令寄存器(Command Register)和一個地址寄存器(Pag

3、e Register)。命令寄存器和地址寄存器分別用來暫時存儲最后得到的命令和地址。此外，每個邏輯單元會有一個狀態(tài)寄存器(Status Rgister)來儲存一些必要的狀態(tài)值。從工作流程上來看NAND閃存結(jié)構(gòu)如圖1.1-3所示：圖1.1-3 NAND 閃存設(shè)備工作結(jié)構(gòu)示意圖1.2 3D NAND Flash圖1.2-1 2D NAND Flah架構(gòu)圖2D NAND Flash已經(jīng)是一種較為成熟的高密度存儲器技術(shù)，圖1.2-1為其架構(gòu)圖。它的基本結(jié)構(gòu)是圖中的NAND String。每根NAND String上串聯(lián)了若干浮柵晶體管，每個浮柵晶體管的浮柵是否存有電子分別表示”0”和”1”的狀態(tài)。在讀

4、操作過程中，一條NAND String中未選中字線(ML)加高電壓保證相應(yīng)浮柵晶體管一定導(dǎo)通，選中字線施加話當(dāng)電平，存“1”浮柵晶體管可導(dǎo)通，存“0”浮柵晶體管不導(dǎo)通，然后選中位線(BL)施加一個讀電壓，未選中位線施加0V電壓。這樣，選中的浮柵管若存儲數(shù)據(jù)是“1”，則選中位線到地有一條放電通路，位線電壓放電到一個低電平；若浮柵晶體管存儲數(shù)據(jù)是“0”，則選中位線沒有放電通路，保持在之前的預(yù)充電高電平。選中位線上最終讀出電壓的不同即可用來區(qū)分“1”和“0”的狀態(tài)。圖1.2-2為Samsung提出的3D Horizontal NAND Flash三維結(jié)構(gòu)，圖中紅色豎直線為局部字線，藍(lán)色豎直線為局部位

5、線，灰色水平線為浮柵品體管共用的導(dǎo)通溝道。圖1.2-2 （a）3D Horizontal NAND Flash三維結(jié)構(gòu)圖（b）浮柵晶體管頂視圖3D Horizontal NAND Flash比2D NAND Flash堆疊了更多層，每次操作時需要額外的層選信號SSL控制。圖1.2-3中展示了SSL的控制方式，圖中處陰影中的浮柵晶體管（“off”管）始終處于導(dǎo)通狀態(tài)，而陰影外的浮柵晶體管（“on”管）只有在施加高電的時候才導(dǎo)通。這樣，要選擇某一層，只有在扣應(yīng)狀態(tài)為“on”的浮柵晶體管的控制柵上都施加高電平后，這一層才能被選通。圖1.2-3(a)SSL層選選通管電路圖 (b)SSL操作表為了克服3

6、D Horizontal NAND Flash利浮柵晶體管去完成層選的這一大弊病，Toshiba提出了3D Vertical NAND Flash的架構(gòu)。圖1.2-4、1.2-5為該三維結(jié)構(gòu)示意圖，它由三個選通信號共同完成浮柵晶體管的選擇過程：BL(Bit Line)，Upper SG，Control Gate。其中，BL與傳統(tǒng)2D NAND Flash中位線功能相近，Control Gate負(fù)責(zé)同時選通多層NAND Flash中的控制柵，而Upper SG負(fù)責(zé)具體選擇工作的層，是層選信號。相對3D Horizontal NAND Flash，3D Vertical NAND Flash已將一

7、條 NAND String中用于選層的浮柵晶體管數(shù)量減小到了一個，大大提升了存儲效率。圖1.2-4 (a)3D Vertical NAND Flash結(jié)構(gòu)圖 (b)浮柵晶體管頂視圖圖1.2-5 3D Vertical NAND Flash電路圖圖1.2-6 Vertical Gate NAND Flash的布局圖1.2-6展示了Vertical Gate NAND Flash的布局,圖1.2-7 3D NAND Flash X截面8層3D NAND Flash X截面如圖1.2-7所示圖1.2-8 3D NAND Flash Y截面8層3D NAND Flash Y截面如圖1.2-8所示二、接

8、口標(biāo)準(zhǔn)目前市場上的NAND閃存的三種不同接口標(biāo)準(zhǔn)：普通接口、ONFI（Open Nand Flash Interface）標(biāo)準(zhǔn)和Toggle DDR標(biāo)準(zhǔn)。2.1普通接口普通接口是最早的NAND閃存數(shù)據(jù)通信接口，異步模式，數(shù)據(jù)傳輸速度為40MB/s，內(nèi)部不帶有ECC(Error Correcting Codes)模塊。2.2 ONFI接口標(biāo)準(zhǔn)2.2.1 概述ONFI（Open NAND Flash Interface）標(biāo)準(zhǔn)是由英特爾，鎂光，海力士，臺灣群聯(lián)電子，SanDisk， 索尼，飛索半導(dǎo)體為首宣布統(tǒng)一制定的連接NAND閃存和控制芯片的接口標(biāo)準(zhǔn)，當(dāng)初制定ONFI標(biāo)準(zhǔn)的主要目的是統(tǒng)一當(dāng)時混亂的

9、閃存標(biāo)準(zhǔn)。ONFI 1.0制定于2006年12月，內(nèi)容主要是制定閃存的物理接口、封裝、工作機(jī)制、控制指令、寄存器等規(guī)范，增加對ECC的支持，傳輸帶寬從傳統(tǒng)的Legacy接口的40MB/s提升到50MB/s，性能提升幅度不大，不過其主要目的還是統(tǒng)一閃存接口規(guī)范，減輕產(chǎn)品廠商的開發(fā)壓力。ONFI 2.0標(biāo)準(zhǔn)誕生于2008年2月，2.0標(biāo)準(zhǔn)將帶寬速度提高到133MB/s以滿足高速設(shè)備對閃存性能的需求，在該版本中，主要是通過兩項技術(shù)來提高傳輸速度。第一項就是在DRAM領(lǐng)域里常用的DDR(Double Data Rate，雙倍數(shù)據(jù)率)信號技術(shù)。第二項是使用源同步時鐘來精確控制鎖存信號，使其能夠達(dá)到更高的

10、工作頻率。ONFI 2.1標(biāo)準(zhǔn)于2009年1月發(fā)布，帶寬提升到166MB/s和200MB/s（工作模式不同速度不同），8KB page數(shù)據(jù)傳輸延時降低，改良電源管理降低寫入操作能耗，加強ECC糾錯能力，新增“Small Data Move”與“Change Row Address”指令。ONFI 2.2發(fā)表于2009年10月，增加了LUN（邏輯單元號）重置、增強頁編程寄存器的清除和新的ICC測量和規(guī)范。LUN重置和頁編程寄存器清除提升了擁有多個NAND閃存芯片設(shè)備的處理效率，ICC規(guī)范則簡化了下游廠家的測試程序。ONFI 2.3在2010年8月的閃存峰會上發(fā)布，在2.2標(biāo)準(zhǔn)的基礎(chǔ)上加入了EZ-

11、NAND協(xié)議。EZ-NAND是Error Zero NAND的簡寫，這一協(xié)議將NAND閃存的糾錯碼管理由主控芯片中轉(zhuǎn)移到閃存自身，以減輕主控芯片負(fù)擔(dān)。ONFI 3.0在2011年3月發(fā)布，接口帶寬提升到400MB/s，需求的針腳數(shù)更少讓PCB走線更加方便，從目前披露的資料來看，ONFI 3.0采用更短的信道、更寬的信號間距，并加入片內(nèi)終止技術(shù)，使其傳輸帶寬能夠達(dá)到400MB/s。2.2.2 引腳分配ONFI 2.0引腳分配（1）8-bit data access圖2.2.2-1（2）16-bit data access圖2.2.2-22.2.3 信號描述表2.2.3-1表2.2.3-22.2.

12、4 存儲結(jié)構(gòu)圖2.2.4-1為一個對象 memory 結(jié)構(gòu)的例子。該例中，有兩個邏輯單元，每個邏輯單元有兩層(plane-NAND 中存儲陣列，每個陣列包含若干個 Block)。一個 device 包含一個或多個對象(target)。一個對象由一個 CE_n 信號控制。一個對象位于一個或多個邏輯單元內(nèi)(LUN-Logical Unit)。一個邏輯單元(LUN)是可獨立執(zhí)行命令并報告狀態(tài)的最小單元。特別是，獨立的 LUN 可以并行運行任意的命令序列。例如，允許在 LUN 0 上開始一個 Page 編程操作，然后在該操作完成前，可以在 LUN 1 上開始執(zhí)行一個讀命令。一個 block 是 LUN

13、 的閃存陣列中可擦除的最小數(shù)據(jù)單元。 LUN 中 block 的數(shù)量沒有明確的限制。一個 block 包含若干個 pages。一個 page 是執(zhí)行讀和編程操作的最小可編址單元。一個 page 由若干個字節(jié)或字組成。每個 page 中用戶數(shù)據(jù)字節(jié)的數(shù)量，不含括備用數(shù)據(jù)區(qū)(spare data area)，應(yīng)該是 2 的次冪。每個 block 的 page 數(shù)量應(yīng)該是 32 的整數(shù)倍。每個 LUN 應(yīng)該至少有一個 page 寄存器。 Page 寄存器在數(shù)據(jù)被轉(zhuǎn)移到閃存陣列的一個 page 之前，或數(shù)據(jù)被從閃存陣列的一個 page 轉(zhuǎn)移出來之后，用來零時存放數(shù)據(jù)。Page 寄存器中的字節(jié)或字的位置

14、被稱為列。對這種結(jié)構(gòu)，由兩種機(jī)制可以達(dá)到并行操作的目的。同一時間可以有多個命令發(fā)送到不同的 LUNs。為了在一個 LUN 中達(dá)到更進(jìn)一步的并行操作， 可以使用多層(multi-plane)操作來執(zhí)行并行的額外 dependent 操作。圖2.2.4-1存儲器結(jié)構(gòu)2.2.5 尋址有兩種地址類型： 列地址和行地址。 列地址用來訪問一個 page 中的字節(jié)或字。行地址用于尋址 page, block 或 LUN。當(dāng)列地址和行地址都被請求時，列地址始終首先在一個或多個 8 位地址周期中被發(fā)送，行地址在接下來的一個或多個 8 位地址周期中被發(fā)送。一些功能可能只需要行地址，像塊擦除(Block Erase

15、)，這種情況下不用發(fā)送列地址。對于列尋址和行尋址，第一個地址周期總是包含最低地址位，而最后一個地址周期總是包含最高地址位。如果行地址和列地址的最高位沒有用，則要求最高位清除為 0。行地址的結(jié)構(gòu)如圖2.2.5-1，最低地址位在右，而最高地址位在左。圖2.2.5-1行地址結(jié)構(gòu)多層地址包含圖2.2.5-2所示的 block 地址的最低位。當(dāng)在 LUN 上執(zhí)行一個多層命令序列時，以下規(guī)則應(yīng)適用于多層地址：圖2.2.5-2 Plane 地址位置1、 層地址位(plane address bit(s)應(yīng)區(qū)別于多層命令序列中的其他任何多層操作。2、 Page 地址應(yīng)該和多層命令序列中的其他任何多層操作相同2

16、.3 Toggle DDR接口標(biāo)準(zhǔn)NAND閃存市場的主要占用者三星和東芝在2010年推出了它們的Toggle DDR1.0標(biāo)準(zhǔn)，Toggle DDR NAND采用雙向DQS信號控制讀寫操作，信號的上升與下降沿都可以進(jìn)行資料的傳輸，能使傳輸速度翻倍，接口帶寬為133MB/s，而且沒有內(nèi)置同步時鐘發(fā)生器（即NAND還是異步設(shè)計），因此其功耗會比同步NAND更低。2010年8月，最新的Toggle DDR 2.0接口標(biāo)準(zhǔn)發(fā)布，傳輸帶寬上升到400MB/s。2.3.12.3.22.3.32.3.42.3.5 尚未找到更多資料三、芯片資料3.1 ONFI接口鎂光256Gb NAND Flash芯片介紹芯

17、片型號：MT29F32G08CBACA該芯片是一款典型的大容量NAND Flash存儲顆粒，支持Open NAND Flash Interface (ONFI) 2.1的接口標(biāo)準(zhǔn)，采用ONFI NAND Flash的操作協(xié)議。該芯片采用Multiple-level Cell （MLC）技術(shù)，根據(jù)不同的容量，一個芯片內(nèi)部封裝了多個DIE（LUN），每個DIE由兩個Plane構(gòu)成，一個Plane可以分成2048個Block，每個Block由256頁組成，一個頁的大小為8KB+448B的組織結(jié)構(gòu)方式。在性能方面，一個Page頁的讀延遲在50us左右，頁編程時間為900us，塊擦除時間長達(dá)3ms。每個

18、塊的標(biāo)稱擦除壽命達(dá)到5000次。一個 NAND Flash 物理芯片可以由多個 DIE （或者稱之為 LUN ）的單元構(gòu)成，每個 DIE 會有一套獨立的上述提及的控制信號線。一個 DIE 中會存在若干個 Plane ，每個 Plane 有許多 Block 單元組成，一個 Block 單元是一個最小的擦除單位，并且有數(shù)量較多的 Page 頁構(gòu)成，每次寫的最小單元就是一個 Page 頁。對于容量較小的芯片，芯片廠商只會封裝一個 DIE ，每個 DIE 的內(nèi)部結(jié)構(gòu)如圖3.1-1所示： 圖3.1-1芯片MT29F32G08CBACA內(nèi)部結(jié)構(gòu)對于鎂光 512Gb 芯片，一個 DIE 內(nèi)部集成了兩個 Pl

19、ane ，通過一套控制信號線和寄存器控制內(nèi)部的兩個 Plane 同時并發(fā)工作。值得一提的是，多個 DIE （ LUN ）可能會共享一套控制信號線，因此，在物理上多個 DIE 會被封裝成一個 Target 。需要注意的是，同一個 Target 內(nèi)部的 DIE 雖然共享了物理信號線，但是寄存器都是相互獨立的。因此，從結(jié)構(gòu)上來看，一個 NAND Flash 的內(nèi)部架構(gòu)可以只由一個 DIE （ LUN ）構(gòu)成，如圖3.1-2所示： 圖3.1-2 NAND Flash內(nèi)部架構(gòu)也可以在一個芯片中集成多個 DIE （ LUN ），每個 DIE 擁有一套獨立的物理信號線，如圖3.1-3所示： 圖3.1-3 每

20、個 DIE 擁有一套獨立的物理信號線在高密的封裝中，沒有那么多的物理信號線，那么同一個 Target 中會集成多個 DIE （ LUN ），如果圖3.1-4所示： 圖3.1-4 同一個Target中集成多個 DIE無論如何去封裝，每個 DIE （ LUN ）中的基本結(jié)構(gòu)是相同的。 NAND Flash 中一個 DIE （ LUN ）中的存儲單元通常由多個 Plane 構(gòu)成，其結(jié)構(gòu)如下： 圖3.1-5 NAND Flash 中單個 DIE中的存儲結(jié)構(gòu)圖3.1-5所示的一個 Page 頁大小為 8KB ，考慮到 spare area 的 448 字節(jié)空間，因此需要 14 位地址訪問一個 page 頁，即地址信號的最低 14 位為頁內(nèi)地址。一個 block 塊內(nèi)部有 256 個 page 頁，需要 8 位地址（ Page address ， PA ）信息去訪問一個 block 塊內(nèi)部的不同 page 頁。一個 Plane 內(nèi)部存在 2048 個 block 塊，需要 11 位（ Block address ， BA ）去訪問一個 Plane 中的不同 block 塊。一個 DIE （ LUN ）中存在 2 個