超大規(guī)模集成電路設(shè)計項目-王晨旭小組

1、超大規(guī)模集成電路設(shè)計-項目設(shè)計鏡像累加器設(shè)計作者：王晨旭 40% 尹 建 30% 石 誠（10160600116） 30% 一. 項目設(shè)計方案在運(yùn)算器中，累加器是專門存放算術(shù)或邏輯運(yùn)算的一個操作數(shù)和運(yùn)算結(jié)果的寄存器。能進(jìn)行加、減、讀出、移位、循環(huán)移位和求補(bǔ)等操作。是運(yùn)算器的主要部分。在中央處理器CPU中，累加器（accumulator）是一種暫存器，它用來儲存計算所產(chǎn)生的中間結(jié)果項目分工網(wǎng)表編寫王晨旭后期延時優(yōu)化王晨旭 尹建 石誠報告文檔尹建演示PPT石誠二. 項目設(shè)計完成情況1、 電路設(shè)計累加器鏡像累加器鏡像加法器寄存器2、 HSPICE前

2、仿真1所有信號2. S0 ， S1 ，CO波形圖3.組合邏輯延時：0.14ns4.時序邏輯延時：0.3ns5.MOS管總寬度：37.08um三. 累加器性能鏡像加法器是一個經(jīng)過改進(jìn)的加法器電路，首先，它取消了進(jìn)位反相門；其次，門的PUN和PDN網(wǎng)絡(luò)不再是對偶的，而是巧妙地實現(xiàn)了進(jìn)位傳播/產(chǎn)生/取消功能當(dāng)D（D= (A+B)）或者G（G=AB）為高時，C 0 分別被置為VDD或GND。當(dāng)滿足進(jìn)位傳播條件時（即P=AB為1），輸入位以反相的形式傳播到C 0，這一結(jié)構(gòu)的全加器單元僅需要24個晶體管，使面積和延時都有相當(dāng)程度的減少。四. 項目展望1. 適當(dāng)增加電壓可以減小延時2. 適當(dāng)增大MOS管的尺

3、寸寬度減小延時，但會增大總體面積3. 進(jìn)一步優(yōu)化寄存器部分，減小寄存器的延時以減小整體延時五. 項目設(shè)計的理解在這次的VLSI科目的鏡像累加器的項目設(shè)計過程中，我們學(xué)會了運(yùn)用之前實驗課上學(xué)到的HSPICE軟件的各種操作技巧來完成對一個具體項目的設(shè)計，包含了電路結(jié)構(gòu)分析，網(wǎng)表設(shè)計，尺寸調(diào)整與延時優(yōu)化。在整個過程中，我們體會到了完成一個VLSI項目的不易，尤其是在調(diào)整尺寸優(yōu)化延時的時候，我們受限于理論知識學(xué)習(xí)的不扎實，在很多地方都走了彎路，有時調(diào)整參數(shù)后延時反而更大了，這更加使我們懂得了理論知識的重要性，在之后的學(xué)習(xí)過程中我們會更加重視對于理論知識的學(xué)習(xí)。附件一：HSPICE前仿真網(wǎng)表 MIRRO

4、R ADDER .protect.lib './TD-LO18-SP-2003v4R/l018ll_io50_v1p3.lib' TT.unprotect.temp 25.subckt inv20 in out vdd vssM0 out in vdd vdd p18ll w=0.18u l=0.18uM1 out in vss vss n18ll w=0.18u l=0.18u.ends.subckt MA A B Ci C0 S vdd vssx2 C0q C0 vdd vss inv20x3 Sq S vdd vss inv20 M0 a1 A vdd vdd p18ll

5、 w=0.18u l=0.18uM1 a1 B vdd vdd p18ll w=0.18u l=0.18uM2 C0q Ci a1 vdd p18ll w=0.18u l=0.18uM3 b1 B vdd vdd p18ll w=0.18u l=0.18uM4 C0q A b1 vdd p18ll w=0.18u l=0.18uM5 C0q Ci c vss n18ll w=0.18u l=0.18uM6 c A vss vss n18ll w=0.18u l=0.18uM7 c B vss vss n18ll w=0.18u l=0.18uM8 C0q A d vss n18ll w=0.1

6、8u l=0.18uM9 d B vss vss n18ll w=0.18u l=0.18uM10 e A vdd vdd p18ll w=0.18u l=0.18uM11 e B vdd vdd p18ll w=0.18u l=0.18uM12 e Ci vdd vdd p18ll w=0.18u l=0.18uM13 Sq C0q e vdd p18ll w=0.18u l=0.18uM14 Sq C0q f vss n18ll w=0.18u l=0.18uM15 f A vss vss n18ll w=0.18u l=0.18uM16 f B vss vss n18ll w=0.18u

7、 l=0.18uM17 f Ci vss vss n18ll w=0.18u l=0.18uM18 g A vdd vdd p18ll w=0.18u l=0.18uM19 h B g vdd p18ll w=0.18u l=0.18uM20 Sq Ci h vdd p18ll w=0.18u l=0.18uM21 Sq Ci i vss n18ll w=0.18u l=0.18uM22 i A j vss n18ll w=0.18u l=0.18uM23 j B vss vss n18ll w=0.18u l=0.18u.ends.subckt inv1 in out vdd vssM0 o

8、ut in vdd vdd p18ll w=0.18u l=0.18uM1 out in vss vss n18ll w=0.18u l=0.18u.ends.subckt inv2 in out vdd vssM0 out in vdd vdd p18ll w=0.18u l=0.18uM1 out in vss vss n18ll w=0.18u l=0.18u.ends.subckt inv3 in out vdd vssM0 out in vdd vdd p18ll w=0.18u l=0.18uM1 out in vss vss n18ll w=0.18u l=0.18u.ends.

9、subckt inv4 in out vdd vssM0 out in vdd vdd p18ll w=0.18u l=0.18uM1 out in vss vss n18ll w=0.18u l=0.18u.ends.subckt inv5 in out vdd vssM0 out in vdd vdd p18ll w=0.18u l=0.18uM1 out in vss vss n18ll w=0.18u l=0.18u.ends.subckt inv6 in out vdd vssM0 out in vdd vdd p18ll w=0.18u l=0.18uM1 out in vss v

10、ss n18ll w=0.18u l=0.18u.ends.subckt inv7 in out vdd vssM0 out in vdd vdd p18ll w=0.18u l=0.18uM1 out in vss vss n18ll w=0.18u l=0.18u.ends.subckt reg D Q clk vdd vss x1 D A vdd vss inv1x7 clk clkq vdd vss inv7M1 B clk A vdd p18ll w=0.18u l=0.18uM2 B clkq A vss n18ll w=0.18u l=0.18ux3 B Qm vdd vss i

11、nv3x2 Qm C vdd vss inv2M3 B clkq C vdd p18ll w=0.18u l=0.18uM4 B clk C vss n18ll w=0.18u l=0.18ux4 Qm g vdd vss inv4M5 E clkq g vdd p18ll w=0.18u l=0.18uM6 E clk g vss n18ll w=0.18u l=0.18ux6 E Q vdd vss inv6x5 Q F vdd vss inv5M7 E clk F vdd p18ll w=0.18u l=0.18uM8 E clkq F vss n18ll w=0.18u l=0.18u

12、.ends.subckt ADD A0 B0 A1 B1 S0 S1 Ci C0 Ae Be Sa Ca Cb clk vdd vssx1 A0 Ae clk vdd vss regx2 B0 Be clk vdd vss regx3 A1 A1e clk vdd vss regx4 B1 B1e clk vdd vss regx5 Ae Be Ci Ca Sa vdd vss MAX6 A1e B1e Ca Cb Sb vdd vss MAx7 Sa S0 clk vdd vss regx8 Sb S1 clk vdd vss regx9 Cb C0 clk vdd vss reg.ends

13、x1 A0 B0 A1 B1 S0 S1 Ci C0 Ae Be Sa Ca Cb clk vdd vss ADDC1 S0 vss 0.3pfC2 S1 vss 0.3pfC3 C0 vss 0.3pfVDD vdd 0 dc 'vddvalue_vdd'.param vddvalue_vdd=1.8vVSS vss 0 dc 'vddvalue_vss'.param vddvalue_vss=0vvinclk clk 0 PWL 20ns 0v, 21ns 1.8v,40ns 1.8v,41ns 0v,60ns 0v,61ns 1.8v,80ns 1.8v,

14、+81ns 0v, 100ns 0v,101ns 1.8v, 120ns 1.8v,121ns 0v, 140ns 0v,141ns 1.8v, 160ns +1.8v,161ns 0v,180ns 0v,181ns 1.8v, 200ns 1.8v,201ns 0v, 220ns 0v,221ns 1.8v, +240ns 1.8v,241ns 0v, 260ns 0v,261ns 1.8v,280ns 1.8v, 281ns 0v,300ns 0v, 301ns +1.8v,320ns 1.8v, 321ns 0v,340ns 0v, 341ns 1.8v,360ns 1.8v,361ns

15、 0v, 380ns 0v,+381ns 1.8v, 400ns 1.8v,401ns 0v, 420ns 0v,421ns 1.8v, 440ns 1.8v, 441ns 0v,+460ns 0v, 461ns 1.8v,480ns 1.8v, 481ns 0v,500ns 0v, 501ns 1.8v,520ns 1.8v, +521ns 0v,540ns 0v,541ns 1.8v, 560ns 1.8v,561ns 0v, 580ns 0v,581ns 1.8v, 600ns +1.8v,601ns 0v, 620ns 0v,621ns 1.8v,640ns 1.8v, 641ns 0

16、vvina0 A0 0 PWL 330ns 0v, 331ns 1.8vvina1 A1 0 PWL 170ns 0v, 171ns 1.8v, 330ns 1.8v, 331ns 0v, 490ns 0v, 491ns 1.8vvinb1 B1 0 PWL 90ns 0v, 91ns 1.8v, 170ns 1.8v, 171ns 0v, 250ns 0v, 251ns 1.8v, +330ns 1.8v, 331ns 0v, 410ns 0v, 411ns 1.8v, 490ns 1.8v, 491ns 0v, 570ns 0v, +571ns 1.8vvinb0 B0 0 PWL 50ns 0v, 51ns 1.8v, 90ns 1.8v, 91ns 0v, 130ns 0v, 131ns 1.8v, +170ns 1.8v, 171ns 0v, 210ns 0v, 211ns 1.8v, 250ns 1.8v, 251ns 0v, 290ns 0v, +291ns 1.8v,330ns 1.8v, 331ns 0v, 370ns 0v, 37