(完整)時序電路設(shè)計-101序列檢測器

1、（完整）時序電路設(shè)計-101序列檢測器數(shù)字邏輯設(shè)計及應(yīng)用課程設(shè)計報告學(xué) 號：2010012030036選課號：設(shè)計題號：5一. 設(shè)計題目：設(shè)計101序列檢測器二. 設(shè)計要求要求使用狀態(tài)機(jī)設(shè)計一個序列檢測器，檢測輸入數(shù)據(jù)，當(dāng)輸入中出現(xiàn)101時，輸出1,否則 輸出為0。不進(jìn)行重復(fù)判斷，即當(dāng)出現(xiàn)10101-時，輸出為00100-判斷的具體流程如下：1.電路復(fù)位，進(jìn)入狀態(tài)so,等待輸入姓名:2. S0狀態(tài)下:如果輸入為0,則停留在S0,如果輸入為則跳轉(zhuǎn)到S13. S1狀態(tài)下：如果輸入為0,則跳轉(zhuǎn)到S2,如果輸入為1,則停留在S14. S2狀態(tài)下：如果輸入為1,則輸出1,并跳轉(zhuǎn)到S0,如果輸入為0,則輸

2、出0,并跳轉(zhuǎn)（完整）時序電路設(shè)計-101序列檢測器到S0檢測器電路實現(xiàn)：時鐘信號，1 bit輸入待判斷信號,1bit輸出判斷結(jié)果。三.設(shè)計過程仁設(shè)計方案：通過使用ISE編寫ver i log語言，實現(xiàn)以下過程：O11-1s10Os3只有當(dāng)s3接收到的輸入信號為1的時候，輸出才會為1,其余時候輸出都為0.2.設(shè)計程序：模塊文件：timescaIe 10ns/1ns/ Company：/ Engineer：/ Create Date:21：02：40 06/06/2012/ Design Name:/ Module Name：abed/ Project Name:/ Target Devices:

3、/ Tool versions:/ Descr i pt ion：/ Dependencies：/ Rev i s i on:/ Rev i s i on 0. 01 File Created/ Additional Comments：/osO0/1/moduIe abed (input reset,（完整）時序電路設(shè)計-101序列檢測器input elk,input ipt,output reg result);parameter 1: 0 sO = 21b00rs1二21b01, s2二2rb10; reg 1:0 state；always (posedge cIk) begini f (

4、reset)beginstate=s0：result二0；endelsebegincase (state)sO:begini f (i pt=0)beginstate=s0;result二0；endbeginstate =s1；resultVO：endendbegini f (i pt=O )beginstate二s2；result二0；endbeginstate =s1；result=0;endend3(完整)時序電路設(shè)計T01序列檢測器beginif (ipt=O)beginstate二sO；result。；endbeginstate二sO；result=1;endenddefauIt:b

5、eginstate二sO;result=0：endendcaseendendendmodule測試文件：ti mesca I e 10ns / 1 ps/ Company:/ Engineer：/ Create Date：23:05：50 06/06/2012/ Design Name: test_detector/ ModuIe Name：D:/TDD0WNL0AD/fortwo2/haha. v/ Project Name: fortwo2/ Target Device：/ Too I vers i ons：/ Descr ipt ion:/ Ver i log Test Fixture

6、created by ISE for moduIe: test_detector/ Dependencies：/(完整)時序電路設(shè)計T01序列檢測器4/ Revi s ion：/ Revision Oo 01一File Created/ Add i tional Comments：/moduIe haha；moduIe test_detector()；reg cIk；reg reset；reg ipt；wi re resuIt；reg 20:0 indata二20 b101001110011011110110;integer i；initial cIk=1;always #1 elk二elk；

7、initialbeg i nreseth；ipt=0；#4reset二0；for (i=0；i 21;i = i+1)begini pt二i ndata i；#2；end#10$ stop;endabed detect or_ inst ance (o c I k (elk),rese t (rese t),ipt (ip t),resu 11 (result)；endmoduIe53.仿真結(jié)果6四.設(shè)計結(jié)論（包括:設(shè)計結(jié)果分析、設(shè)計中遇到的問題、設(shè)計心得和體會等）1設(shè)計結(jié)果分析：以時鐘信號的一個周期為基準(zhǔn)，有仿真結(jié)果可看出，當(dāng)輸入（ipt）為連續(xù)的一個周期高一 個周期的低一個周期的高（即10

8、1）時，輸出（result）為高.與設(shè)計要求一致，達(dá)到了檢測101的目的。2設(shè)計中遇到的問題：（1）o由于之前沒有接觸過verilog,所以就算明白原理也感覺無從下手。（2）.在ver i log語言寫好了之后,做不到仿真。 結(jié)果將程序模塊化了之后， 又分別放在了 兩個文件里面，便能夠做仿真了。3設(shè)計心得和體會：（1）.從一點都不師ver i log開始，經(jīng)過這么一次課程設(shè)計，和不斷的討教中，ver i log己 經(jīng)有了一點小小入門。（2）.在使用軟件設(shè)計的時候， 必須懂得需要設(shè)計的東西的原理， 才能使軟件設(shè)計更加如 魚得水。（3）.進(jìn)一步學(xué)習(xí)理解到了序列檢測器的原理。1I NameI ValueW elk0reset0吃jpt_0Hl屯result1卜P md3ta20:0：010111101100111001011i卩l(xiāng)：0ooooooaoooooooooooc