基于CPLD的雙屏結(jié)構(gòu)液晶控制器的研究與設計

1、基于cpld的雙屏結(jié)構(gòu)液晶控制器的研究與設計隨著技術的進展, 在現(xiàn)代設計中，可編程規(guī)律器件的運用越來越多,緣由在于其規(guī)模大,體積小,功能強,價格廉價。可擦寫上萬次,使得硬件設計像軟件設計一樣靈便便利。 hdl語言作為硬件描述語言有其獨特的優(yōu)勢：在門級描述的底層，描述的設計思想、結(jié)構(gòu)和規(guī)律關系清楚明白，設計語言簡練、易學易用，模塊化分層結(jié)構(gòu)在大規(guī)模設計時具有優(yōu)勢。假如用法verilog把控制功能集成在一片cpld芯片里,囫圇電路將會變得更簡潔、有用。2.液晶控制器原理液晶控制器用于和液晶屏的接口，一方面不斷地把顯存的數(shù)據(jù)刷新到液晶屏上，另一方面控制單片機對顯存數(shù)據(jù)的更新。雙屏結(jié)構(gòu)液晶控制器內(nèi)部主

2、要的計數(shù)器,分離是4bit時鐘同步字符計數(shù)器、行計數(shù)器和幀計數(shù)器,它們在系統(tǒng)時鐘fclk的控制下同時計數(shù),主要是用來產(chǎn)生行同步信號lp 和幀同步信號fp ,分離用來控制液晶屏換行和換頁。液晶屏就是在這三個信號的控制下反復地把顯存里的數(shù)據(jù)刷新到屏幕上。本設計采納 公司生產(chǎn)的epm7128scpld芯片來實現(xiàn) 控制器以及它的外圍規(guī)律時序的所有功能，用法的液晶屏為640×480雙屏顯示結(jié)構(gòu)，即上半屏和下半屏同時顯示，ram為一片srm20512lltm78(62512)。液晶屏刷新速度的計算公式為ffrp = fclk/ ( hn×nx )。其中，ffrp為液晶屏顯示幀掃描頻率,

3、普通要大于70 hz ，hn為一行顯示的4bit同步字符數(shù)640/4=160，nx為一屏幀掃描的行數(shù)480/2=240，fclk為系統(tǒng)的工作時鐘頻率，采納晶振提供頻率11.05926mhz，將其四分頻得到2.764815mhz即可作為系統(tǒng)時鐘fclk。系統(tǒng)構(gòu)成如下圖所示：3.實現(xiàn)過程1）液晶刷新時序產(chǎn)生此部分主要產(chǎn)生行同步和幀同步信號，完成行和幀同步。因為雙屏結(jié)構(gòu)液晶屏以4bit為單位上下同時顯示，可以在cpld內(nèi)定義兩個寄存器，行含4bit字符寄存器scp_reg，值為640/4=160, 幀含行寄存器lp_reg，值為480/2=240。字符時鐘同步計數(shù)器scp_count為4bit字符的

4、計數(shù)器，在系統(tǒng)時鐘scp_clk作用下計數(shù)加一，與行含字符寄存器內(nèi)容比較，若等，表示一行結(jié)束，開頭下一行，scp_count清零，行計數(shù)器lp_count加一，lp_flag置一，產(chǎn)生行同步信號lp。行計數(shù)器lp_count與幀含行寄存器內(nèi)容比較，若等，表示一幀結(jié)束，開頭下一幀，scp_count， lp_count 清零，fp_flag置一，產(chǎn)生幀同步信號fp。實現(xiàn)的程序如下：always(posedge scp_clk)beginscp_count=scp_count+1;if(scp_count=scp_reg)beginlp_count=lp_count+1;lp_flag=1;scp

5、_count=0;if(lp_count=lp_reg)beginfp_flag=1;lp_count=0;scp_count=0;endelse fp_flag=0;endelse lp_flag=0;end操作lcd時，scp_reg=160，lp_reg=240。時取scp_reg=3，lp_reg=4，如下：2） 單片機寫數(shù)據(jù)至ram此部分為單片機通過cpld更新ram數(shù)據(jù)。單片機寫信號wr有效，cpld推斷數(shù)據(jù)線上內(nèi)容為命令還是數(shù)據(jù)，若為命令，則將db內(nèi)容存入命令寄存器cmdreg，若為數(shù)據(jù)，推斷命令寄存器cmdreg內(nèi)容以指示狀態(tài)。若cmdreg為8h00或8h02，表示db為低或

6、高八位地址，分離存入低高八位地址寄存器addl和addh，若為8h04，表示db為要寫入ram的數(shù)據(jù)，存入數(shù)據(jù)寄存器ioreg。cmdreg db內(nèi)容8h00 低八位地址8h02 高八位地址8h04 數(shù)據(jù)if(a0=1) cmdreg="db"else beginif(cmdreg=8'h00) addl="db"  else if(cmdreg=8'h02)beginaddh="db"p=addh,addl;endelse if(cmdreg=8'h04) ioreg="db&qu

7、ot;end3）顯存的數(shù)據(jù)刷新到液晶屏此部分完成ram數(shù)據(jù)到lcd的正確映射。ram存儲和lcd對應關系如下圖所示：正確的將ram中的數(shù)據(jù)送入lcd，使液晶屏上下半屏隨著時鐘同時顯示，必需理清ram存儲和lcd顯示間的地址關系。lcd為640×480，所以下半屏起始地址對應的內(nèi)容應為640×240/8=19200,即ram0x4b00中的內(nèi)容。因為4bit字符同步時鐘scp_clk內(nèi)含四個周期computerclk，可以在computerclk的二三周期，分離將ram地址0x0000的內(nèi)容ab和0x4b00的內(nèi)容ef傳至八位寄存器reg1和reg2，在余下的第四面期，將re

8、g1和reg2的高四位即a和e傳至上下半屏數(shù)據(jù)寄存器ud_reg和ld_reg，lcd將同時顯示上半屏a下半屏e。下一個scp_clk時，只需將reg1和reg2的低四位即b和f傳至ud_reg和ld_reg，則lcd將同時顯示上半屏b下半屏f。以后每兩個scp_clk，ram地址加一，同樣的方式取數(shù)據(jù)刷新lcd。仿真圖中藍線指示為ram地址加一后上述一個循環(huán)的開頭。4） 數(shù)據(jù)挑選器單片機對ram數(shù)據(jù)的更新，cpld刷新lcd對ram的讀取，可以通過一個二選一數(shù)據(jù)挑選器完成。當單片機寫時，置挑選信號sel為1，存放操作的地址寄存器addl、addh和數(shù)據(jù)寄存器ioreg與ram地址數(shù)據(jù)銜接，完成mcu對ram數(shù)據(jù)的更新；當sel為0，刷新液晶屏的地址寄存器q和數(shù)據(jù)寄存器ud_reg、ld_reg與ram地址數(shù)據(jù)總線銜接，刷新lcd。4結(jié)束語以上主要介紹了verilog hdl設計cpld作為液晶控制器的幾個基本部分，經(jīng)過驗證，所設計控制器在單片機作用下正確完成液晶的顯示。本