基于FPGA的DES、3DES硬件加密技術(shù)

1、基于fpga的des、3des硬件加密技術(shù)傳統(tǒng)的加密工作是通過在主機上運行加密軟件實現(xiàn)的。這種辦法除占用主機資源外，運算速度較慢，平安性也較差。而硬件加密是通過專用加密芯片、芯片或自立的處理芯片等實現(xiàn)密碼運算。相對于軟件加密，硬件加密具有加密速度快、占用計算機資源少、平安性高等優(yōu)點。設(shè)計思路本設(shè)計首先用硬件描述語言（）舉行des（數(shù)據(jù)加密標準）、3des（三重des）算法編碼和系統(tǒng)設(shè)計，然后采納fpga來詳細實現(xiàn)。采納fpga設(shè)計靈便，可對芯片內(nèi)部單元舉行配置，可以縮短設(shè)計周期和開發(fā)時光，同時經(jīng)過優(yōu)化可以達到較高的性能。另外有多種開發(fā)軟件支持fpga的設(shè)計，在本設(shè)計中采納了eda綜合工具syn

2、plify和公司的 ii 7.2開發(fā)軟件。系統(tǒng)的硬件結(jié)構(gòu)囫圇系統(tǒng)由fpga、時鐘、電源電路等部分組成，1所示。fpga是系統(tǒng)的核心器件。dsp作為控制單元，控制數(shù)據(jù)的傳輸。系統(tǒng)的工作過程是這樣的：在dsp的控制下，主機中待加密的明文數(shù)據(jù)通過pci傳送到fpga的ram區(qū)，然后啟動控制模塊的狀態(tài)機，把明文送入des模塊或3des模塊舉行相應(yīng)的加密運算。運算的結(jié)果（密文）再返回到主機中。fpga自帶的jtag接口用來銜接下載電纜到主機的并口，便于用規(guī)律分析議對系統(tǒng)調(diào)試。epcs4是fpga的配置芯片，用來存儲程序。因為系統(tǒng)掉電后fpga內(nèi)的程序?qū)⒆呤?，所以每次上電后fpga首先從epcs4里讀取相

3、應(yīng)的配置信息。圖1 系統(tǒng)結(jié)構(gòu)框圖考慮到本設(shè)計中fpga的ram容量不能太小，以便存儲較多的數(shù)據(jù)；另外用戶i/o引腳數(shù)量應(yīng)有一定的富饒。終于挑選了altera公司cyclone iii系列的ep3c25f256c8。其i/o引腳數(shù)是156個，ram總量為608kb。3des模塊的設(shè)計采納vhdl編程實現(xiàn)des算法后，通過synplify生成一個基本的模塊des核（2所示）。圖2 des核des核的引腳功能如下。clk：時鐘輸入端，本設(shè)計時鐘源為50mhz晶振；reset：復(fù)位端，低電平有效；encrypt：加密、解密挑選端，高電平舉行加密操作，低電平舉行解密操作；din63.0：數(shù)據(jù)輸入端；di

4、n_valid：數(shù)據(jù)輸入有效端；key_in55.0：密鑰輸入端；dout63.0：數(shù)據(jù)輸出端：dout_valid：數(shù)據(jù)輸出有效端；busy：忙信號標記端，當(dāng)busy為高時解釋正在舉行算法轉(zhuǎn)換，為低時可以輸入數(shù)據(jù)。用des核構(gòu)成的3des模塊，將其移植到quartus ii 7.2里，通過編程實現(xiàn)對此模塊的控制，設(shè)計中用到了狀態(tài)機。狀態(tài)機是組合規(guī)律和寄存器規(guī)律的特別組合，尤其適合于數(shù)字系統(tǒng)的控制設(shè)計，系統(tǒng)的狀態(tài)在一定的條件下互相轉(zhuǎn)移。狀態(tài)機的轉(zhuǎn)移圖3所示，下面以加密過程為例，解釋詳細的實現(xiàn)過程。圖3 控制模塊的狀態(tài)機系統(tǒng)復(fù)位后fpga進入空閑狀態(tài)（3des_idle），當(dāng)算法挑選信號choo

5、es=1時挑選3des算法；開頭信號start=1時，狀態(tài)機進入寫密鑰狀態(tài)（3des_key）；在寫密鑰狀態(tài)fpga將內(nèi)部ram區(qū)存儲的112位密鑰寫入3des模塊，寫完后推斷busy信號，當(dāng)busy=0時進入寫數(shù)據(jù)狀態(tài)（3des_data）；在此狀態(tài)，ram中的一個待加密的明文分組64bit傳入到3des模塊里，之后3des模塊將此數(shù)據(jù)舉行加密，完成后dout_valid信號變?yōu)楦唠娖?。狀態(tài)機檢測到此信號變高后進入下一狀態(tài)（3des_rddata），將加密后的密文寫回到ram區(qū)，之后推斷是否處理完了全部的明文分組，假如未處理完，當(dāng)busy=0時重復(fù)3des_data狀態(tài)，加密下一個明文分組，

6、直處處理完全部的明文數(shù)據(jù)，狀態(tài)機才進入3des_done狀態(tài)，從而完成了囫圇加密過程。解密的過程同加密過程一樣，通過規(guī)律加以區(qū)別。des模塊的設(shè)計des模塊采納4個des核并行處理數(shù)據(jù)的流水線設(shè)計辦法。其狀態(tài)機同3des類似，所不同的是在寫密鑰狀態(tài)向des模塊寫入56位密鑰，在寫數(shù)據(jù)狀態(tài)向des模塊寫入256位數(shù)據(jù)，每個des核處理64位數(shù)據(jù)，其中第一個des核處理數(shù)據(jù)的063bit，其次個des核處理64127bit，依次類推。操作完成后des模塊將256位的密文或明文再傳入到ram里。采納流水線設(shè)計可以使4個des核并行工作，大大提高了加解密速度。計劃的驗證及性能調(diào)試的過程中用到signa

7、ltap，signaltap宏功能是一種規(guī)律分析器，能夠在器件的特定觸發(fā)點捕捉數(shù)據(jù)并保存到fpga的嵌入式系統(tǒng)塊中。這些數(shù)據(jù)被送到j(luò)tag接口，通過byteblaster ii 下載電纜上傳到quartus ii波形編輯器中舉行顯示。圖4為在調(diào)試過程中用signaltap捕獲到的3des運算的時序，平均18個時鐘周期處理完一個數(shù)據(jù)分組（64bit）。圖5為des運算的時序，平均36個時鐘周期處理完一個數(shù)據(jù)分組（256bit）。終于調(diào)試des、3des算法加解密勝利后，將quartus ii 7.2編譯生成的編程文件通過下載電纜byteblaster ii下載到我們的實驗板卡上。在windows

8、 xp的系統(tǒng)下，用vc的環(huán)境編寫出了測試程序和驅(qū)動程序，終于測得des加解密的速度是：230mb/s；3des加解密的速度是：120mb/s。圖4 3des時序波形圖圖5 des時序波形圖注重事項用signaltap舉行調(diào)試的過程中，要使采樣頻率大于被測信號的最高頻率，否則無法正確反映被測信號的波形變幻。因為系統(tǒng)的輸入最高頻率為50mhz，為了調(diào)試正確，利用了fpga的鎖相環(huán)對輸入時鐘舉行倍頻，從而用100mhz的信號作為采樣頻率。另外需要設(shè)置合適的觸發(fā)點及采樣深度。系統(tǒng)優(yōu)缺點分析及改進辦法優(yōu)點：設(shè)計過程中采納了狀態(tài)機和流水線技術(shù)，提高了數(shù)據(jù)的加解密速度；另外采納fpga使得設(shè)計比較靈便，各模塊均用了硬件描述語言編碼實現(xiàn)。不足之處：des曾被人利用網(wǎng)絡(luò)計算采納窮舉襲擊的辦法破解過，目前也已經(jīng)設(shè)計出采