基于FPGA的提取位同步時鐘DPLL設(shè)計

1、基于fpga的提取位同步時鐘dpll設(shè)計在數(shù)字通信系統(tǒng)中，同步技術(shù)是十分重要的，而位同步是最基本的同步。位同步時鐘信號不僅用于監(jiān)測輸入碼元信號，確保收發(fā)同步，而且在獵取幀同步及對接收的數(shù)字碼元舉行各種處理的過程中也為系統(tǒng)提供了一個基準的同步時鐘。位同步的目的是使每個碼元得到最佳的解調(diào)和判決。位同步可以分為外同步法和自同步法兩大類。普通而言，自同步法應用較多。外同步法需要另外特地傳輸位同步信息。自同步法則是從信號碼元中提取其包含的位同步信息。自同步法又可以分為兩種，即開環(huán)同步法和閉環(huán)同步法。開環(huán)法采納對輸入碼元做某種變換的辦法提取位同步信息。閉環(huán)法則用比較本地時鐘和輸入信號的辦法，將本地時鐘鎖定

2、在輸入信號上。閉環(huán)法更為精確，但是也更為復雜。本文采納了自同步法，在構(gòu)造片內(nèi)對超前一滯后全數(shù)字鎖相環(huán)提取曼徹斯*中包含的位同步時鐘。1提取位同步時鐘全數(shù)字鎖相環(huán)總體結(jié)構(gòu)與工作原理這種超前一滯后全數(shù)字鎖相環(huán)采納加減門結(jié)構(gòu)，每輸入一個碼元后，按照鑒相器推斷是超前還是滯后，通過反饋回路控制的加減門來調(diào)節(jié)相位，使之靠近輸入碼元的相位。一旦失步，就需要通過反饋回路重新調(diào)節(jié)。每一個超前和滯后脈沖僅能調(diào)節(jié)一步，假如接收碼元浮現(xiàn)連“1”或是連“o”的狀況，鎖定時光會很長，使其同步建立時光和調(diào)節(jié)精度變得互相制約。盡管有此缺點，但因為這種結(jié)構(gòu)具有失鎖后的自我調(diào)整性，因此，碼元消逝或是碼元相位浮現(xiàn)顫動時，同步脈沖不

3、會浮現(xiàn)較大變幻，仍然可以輸出穩(wěn)定的同步脈沖。因為采納曼徹斯*舉行傳輸，該設(shè)計主要應用于地鐵車輛上，傳輸速率為250 kbs，速率較低，且每個碼元內(nèi)都有一次電平跳變，不會浮現(xiàn)延續(xù)的“o”或“1”，因此采納閉環(huán)的超前一滯后全數(shù)字鎖相環(huán)十分適合提取比特流中的位時鐘?；窘Y(jié)構(gòu)1所示，主要由數(shù)字鑒相器(dpd)、數(shù)字環(huán)路(dlf)、數(shù)控(dco)三部分構(gòu)成。dpll是一種相位反饋控制系統(tǒng)，它將輸入信號data_in與本地復原時鐘clk_dpd之間的相位誤差(超前還是滯后)信號送入數(shù)字環(huán)路濾波器dlf中，對相位誤差信號舉行平滑濾波，并生成控制dco動作的控制信號，dco按照控制信號給出的命令，調(diào)整內(nèi)部高速

4、振蕩器的震蕩頻率，通過延續(xù)不斷的反饋調(diào)整，使其輸出時鐘clk_dpd的相位跟蹤輸入數(shù)據(jù)data_in的相位。2 環(huán)路功能及其實現(xiàn)辦法下面沿環(huán)路依次介紹dpll環(huán)路各個組成模塊的具體功能、內(nèi)部結(jié)構(gòu)、對外接口信號及實現(xiàn)辦法。21 鑒相器結(jié)構(gòu)及其工作原理超前一滯后型數(shù)字鑒相器輸出一個表示本地估算信號超前或滯后于輸入信號的量。假如本地估算信號超前于輸入信號，則輸出“超前脈沖”，以方便用該“超前脈沖”控制本地估算信號的相位推后。反之，則輸出“滯后脈沖”，并使本地估算信號的相位前移，這樣隱含在曼徹斯*中的位時鐘就被鑒相器比較了出來。超前一滯后型數(shù)字鑒相器可分為積分型和微分型兩種。積分型超前一滯后數(shù)字鑒相器

5、，結(jié)構(gòu)和硬件實現(xiàn)比較復雜，但具有優(yōu)良的抗干擾性能。而微分型數(shù)字鑒相器結(jié)構(gòu)相對簡潔，硬件實現(xiàn)也比較容易，但是它的抗干擾能力比較差。這里采納微分型超前一滯后型數(shù)字鑒相器，將抗干擾的任務留給后面的數(shù)字濾波器環(huán)節(jié)實現(xiàn)。dpd的工作狀態(tài)2所示。當sign為1時，表示本地時鐘超前于輸入信號；當sign為o時，表示本地時鐘落后于輸入信號。當sign_ready=1時，表示輸入信號有跳變，sign有效；當sign_readyr=0時，表示輸入信號無跳變，sign無效。微分型超前一滯后數(shù)字鑒相器的原理圖3所示。22 數(shù)字濾波器結(jié)構(gòu)及其買現(xiàn)辦法在數(shù)字鎖相環(huán)路中，環(huán)路濾波器通常用法數(shù)字濾波器，它們與模擬鎖相環(huán)路中的

6、模擬環(huán)路濾波器相對應。數(shù)字環(huán)路濾波器在環(huán)路中對輸入噪聲起抑制作用，并且對環(huán)路的校正速度起調(diào)整作用。因為采納微分型超前一滯后型數(shù)字鑒相器，隨機噪聲會引起dpd的相位顫動，會生成影響dco動作的控制脈沖，所以對于dpd輸出的sign和sign_ready不能作為挺直驅(qū)動指導后面dco的控制信號，dpd的濾波功能是通過一個mod為8的計數(shù)器來實現(xiàn)的。當sign_ready為1時，dpd的mod開頭加減計數(shù)(mod復位后為8)，計數(shù)的方向由sign來控制。當sign為1時，表示本地時鐘超前于輸入信號，mod做加法計數(shù)，逐次加法直到15，進位變?yōu)?，inset輸出一個1s的高電平；同樣，當sign為0時

7、，表示本地時鐘超前于輸入信號，mod做減法計數(shù)，逐次加法直到1，借位變?yōu)?，deduct輸出一個1s的高電平。dlf原理圖4所示。因為噪聲和顫動普通是無序的，除非噪聲在同一方向浮現(xiàn)8次，濾波器才會輸出誤動作。另外clk_dlf是clk_dpd的兩倍頻率，有助于提高濾波精度。23 振蕩器結(jié)構(gòu)及其實現(xiàn)辦法數(shù)控振蕩器，又稱為數(shù)字鐘，它在數(shù)字鎖相環(huán)路中所處的地位相當于模擬鎖相環(huán)中的控制振蕩器。它的輸出是一個脈沖序列，而該輸出脈沖序列的周期受數(shù)字環(huán)路濾波器產(chǎn)生的校正信號所控制。本次設(shè)計主要采納加、扣脈沖式dco，該振蕩器的特點是每一個鑒相周期輸出本地估算信號是超前或者滯后于輸入信號的信息，經(jīng)濾波器處理后

8、輸出加或扣脈沖信號，以此控制dco的輸出相位。dco按照dlf輸出的insert和deduct來調(diào)整本地時鐘，輸出與曼徹斯*位信號同相同頻的時鐘。另外，dpd和dlf的工作時鐘也由dco產(chǎn)生(clk_dpd和clk_dlf同相，前者是后者頻率的12)，構(gòu)成了dpll系統(tǒng)閉環(huán)。dco原理圖5所示。普通dco分為三個工作模塊，即高速振蕩器、相位調(diào)整器和分頻器。因為本次設(shè)計的特別性，將dco劃分為兩個工作模塊，即將相位調(diào)整器和分頻器合并，由dlf產(chǎn)生的insert和deduct來指導相位調(diào)整，并輸出系統(tǒng)要求的位信號時鐘。相位調(diào)整與分頻輸出6所示。因為之前的dlf的mod為8，而clk_dlf的頻率是

9、500 khz，周期即2s，所以每次調(diào)整的相位最小單位為120 ns，20 ns×(5+1)=120ns。dlf在同一方向上接到dpd的sign信號4次后動作，因為本次項目做曼徹斯特解碼時，前導碼是32個，換算成位信號有64個，因為曼徹斯*是10交替的，故輸入信號的有效跳變是32次。經(jīng)過多次和試驗，dpll普通在前25個前導碼內(nèi)即可穩(wěn)定，穩(wěn)定后在120 ns的范圍內(nèi)跳躍。3 鎖相環(huán)路建模及分析定義如下變量：ts為外加信號周期；to為反饋信號周期；p(n)為輸出信號和外加信號的相位差。當輸出信號和外加信號的相位差小于時，鑒相特性是線性的，7所示。異或鑒相器的輸出為：q（n）=q（n-1

10、）+p（n） （2）由上可得出反饋信號周期與輸入信號周期的差分方程：to（n）=ts（n-1）+q（n-1）+u（n-1）·ts（n-1）-ts（n-2） （3）式中：·是因為相位差引入的一個二階量，當p(n)很小時，·是一個無窮小的量。在p(0)=o，q(o)=0，·=0的狀況下，對式(3)舉行z變換得：其特征方程為：解得：z1，2=0.5±0.5i，z3=0因為|z1，2|=0.707由此可知，系統(tǒng)穩(wěn)定。接下來研究系統(tǒng)對輸入信號的跟蹤誤差：式中：b>0，當|b|a|足夠小時，對上式做單邊z變換，利用中值定理得：由此可見，穩(wěn)態(tài)誤差取決于

11、輸入信號與本地信號初始相位誤差。因為系統(tǒng)最后穩(wěn)定在120 ns內(nèi)，而每個待鎖定碼元的寬度是2 000 ns，用法表示鎖定后的最大誤差范圍，可得：可見，穩(wěn)定后，偏移量最多不超過6%。所以120 ns的穩(wěn)態(tài)誤差能滿足需要，系統(tǒng)可按照dpll輸出周期為2s的同步位時鐘下降沿牢靠采樣，避開了亞穩(wěn)態(tài)現(xiàn)象的發(fā)生。穩(wěn)定后的clk_dpd8、圖9所示，滯后50ns，累計4次后，超前70ns，穩(wěn)定于肯定誤差120ns。clk_dpd逐漸跟蹤rx0提取出其中隱含的位時鐘的過程10所示。撲捉到dpll鎖定輸入的曼徹斯*位時鐘的波形11所示。4 結(jié) 語本文主要討論了一種基于fpga、自頂向下、模塊化、用于提取位同步時鐘的全數(shù)字鎖相環(huán)設(shè)計辦法。應用硬件描述語言使設(shè)計越發(fā)靈便，不僅縮短了設(shè)計周期，而且可實現(xiàn)復雜的數(shù)字系統(tǒng)。本文測試中所用的待鎖定輸人數(shù)據(jù)由am7960