多通道高精度數(shù)據(jù)采集電路設(shè)計(jì)

1、多通道高精度數(shù)據(jù)采集電路設(shè)計(jì)在信號(hào)處理領(lǐng)域，技術(shù)的應(yīng)用越來(lái)越廣泛，基于dsp的信號(hào)采集處理平臺(tái)不斷浮現(xiàn)。頻繁的dsp信號(hào)采集處理平臺(tái)利用舉行數(shù)據(jù)采集，總線(xiàn)上多個(gè)設(shè)備的數(shù)據(jù)傳輸常?；ハ嗝堋９镜膖iger sharcl01型dsp(簡(jiǎn)稱(chēng)tsl01)惟獨(dú)總線(xiàn)和鏈路口可以與外設(shè)通信，基于緩解總線(xiàn)矛盾的目的，筆者設(shè)計(jì)了一種以現(xiàn)場(chǎng)可編程門(mén)陣列()作為數(shù)據(jù)接口緩沖器，避免總線(xiàn)，經(jīng)tsl01的鏈路口將多個(gè)a/d轉(zhuǎn)換器采集到的數(shù)據(jù)傳送到tsl01。由fpga完成多個(gè)多路a/d轉(zhuǎn)換器采集數(shù)據(jù)的緩沖排序，并形成符合tsl01鏈路口傳輸協(xié)議的數(shù)據(jù)流，送到tsl01的鏈路口。該設(shè)計(jì)實(shí)現(xiàn)了鏈路口與其他非鏈路口外部設(shè)備

2、的通信。削減了tslol總線(xiàn)上的數(shù)據(jù)傳輸量，緩解了總線(xiàn)競(jìng)爭(zhēng)的問(wèn)題。2 ads8361型a/d轉(zhuǎn)換器ads8361是ti公司生產(chǎn)的雙通道、四路、模擬差分輸入、16 bit同步采樣串行a/d轉(zhuǎn)換器。4路模擬差分輸入分成2組，每組各有1個(gè)a/d轉(zhuǎn)換模塊，可同時(shí)采樣；對(duì)每個(gè)輸入最快可以實(shí)現(xiàn)500 ks/s的采樣率，即2 s就完成1次a/d采樣。采樣后的數(shù)據(jù)由串行接口輸出，這對(duì)于具備同步串行接口的大多數(shù)dsp是十分實(shí)用的，dsp的總線(xiàn)可以?huà)旖佣喾N其他設(shè)備，在高速延續(xù)采樣的過(guò)程中，dsp的串口和總線(xiàn)可以互不影響地自立工作。ads8361在采樣頻率率為50 khz時(shí)，有80 db的共模抑制，這在強(qiáng)噪聲環(huán)境中

3、十分重要。ads8361需要模擬和數(shù)字電壓分離供電，考慮到與外部的匹配，所以模擬部分挑選5 v供電，數(shù)字部分與dsp的i/o電壓全都，挑選3.3 v供電。工作時(shí)既可以用法內(nèi)部2.5 v參考電壓，也可以由外部提供參考電壓。差分模擬輸入信號(hào)的電壓范圍為±2.5v。ads8361采納ssop-24封裝。cs引腳是ads8361的片選；ml、m0、ao引腳用于挑選采樣通道和數(shù)據(jù)通道；rd引腳為讀取數(shù)據(jù)引腳，convst引腳是a/d轉(zhuǎn)換脈沖，在用法中應(yīng)將rd與con-vst引腳相連；clock引腳用于輸入采樣時(shí)鐘(與下文中fpga輸出的lk相連)；2個(gè)通道的數(shù)據(jù)輸出引腳分離為serial da

4、ta a和serialdata b，每次轉(zhuǎn)換輸出16 bit數(shù)據(jù)。ads8361的工作時(shí)鐘最大值為10mhz，高電平和低電平起碼各40 ns。3 tsl01的鏈路口及傳輸方式tsl01是高性能128 bit浮點(diǎn)數(shù)字信號(hào)處理器，其運(yùn)算能力很強(qiáng)(18億次/秒)，而外部總線(xiàn)吞吐能力相對(duì)不足(若外部頻率為100 mhz，則外部總線(xiàn)傳輸速度為800 mb/s)，當(dāng)外設(shè)較多時(shí)很簡(jiǎn)單形成i/o瓶頸。不過(guò)它有四個(gè)高速鏈路口，每個(gè)鏈路口的傳輸速度極限為250 mb/s，適合tsl01之間的點(diǎn)對(duì)點(diǎn)高速傳輸，也可與其相同協(xié)議的外設(shè)通信，從而大大緩解了總線(xiàn)壓力。tsl01的每個(gè)鏈路口由發(fā)送器和接收器兩部分組成，每部分

5、都有128 bit的移位寄存器和128 bit的緩沖寄存器，其結(jié)構(gòu)l所示。每個(gè)鏈路口均有8 bit數(shù)據(jù)線(xiàn)和lxclkin、lxclkout和lxdir(x為鏈路口序號(hào)0-3)3個(gè)控制引腳，可支持多片tsl01處理器間點(diǎn)對(duì)點(diǎn)的雙向數(shù)據(jù)傳送，也可以用于與外部設(shè)備舉行數(shù)據(jù)傳輸。其中l(wèi)xdir用來(lái)指示鏈路口的數(shù)據(jù)流向。lxclkin和lxclkout為鏈路口的時(shí)鐘/確認(rèn)握手信號(hào)。發(fā)送數(shù)據(jù)時(shí)，lxclkout為時(shí)鐘信號(hào)，lxclkin為確認(rèn)信號(hào)；接收數(shù)據(jù)時(shí)，lxclkin為時(shí)鐘信號(hào)，lxclkout為確認(rèn)信號(hào)。發(fā)送數(shù)據(jù)時(shí)，首先傳輸4字?jǐn)?shù)據(jù)到鏈路發(fā)送緩沖寄存器lbuftx，再將其復(fù)制到移位寄存器(若移位寄

6、存器為空，此時(shí)lbuftx可被寫(xiě)入新的數(shù)據(jù))，然后以字節(jié)的形式發(fā)送(先發(fā)送低字節(jié))，每個(gè)字節(jié)在鏈路時(shí)鐘的升高沿和下降沿被驅(qū)動(dòng)和鎖存。接收器的移位寄存器為空時(shí)，系統(tǒng)將開(kāi)頭接收發(fā)送方傳輸?shù)臄?shù)據(jù)并將其送入移位寄存器，同時(shí)驅(qū)動(dòng)lxclkout為低電平。當(dāng)囫圇4字接收完畢后，假如接收緩沖寄存器lbufrx為空，系統(tǒng)會(huì)將4字?jǐn)?shù)據(jù)從移位寄存器復(fù)制到lbufrx，并在數(shù)據(jù)被復(fù)制后驅(qū)動(dòng)其lx-clkout為高電平，以告知發(fā)送方接收緩沖寄存器為空，可以預(yù)備接收新數(shù)據(jù)。發(fā)送方檢測(cè)到lx-clkin為高電平后立刻舉行下次傳輸。頻繁的啟動(dòng)鏈路傳輸數(shù)據(jù)的辦法有二種：利用tsl01的irq中斷啟動(dòng)和利用鏈路中斷啟動(dòng)。鏈路傳

7、輸以dma方式舉行，dma方式是在tsl01內(nèi)核不干預(yù)的狀況下，后臺(tái)通過(guò)鏈路口高速傳送數(shù)據(jù)的機(jī)制。從外部設(shè)備向鏈路口傳送數(shù)據(jù)，事實(shí)上是鏈路口把外部設(shè)備送來(lái)的數(shù)據(jù)自動(dòng)保存到tslol的內(nèi)、外存儲(chǔ)器中，也可以經(jīng)其他鏈路口轉(zhuǎn)發(fā)出去。對(duì)鏈路口及其dma寄存器舉行正確的設(shè)置后就可以設(shè)置tcb塊。dma啟動(dòng)后，一旦鏈路緩沖器未滿(mǎn)，它將向外部設(shè)備哀求數(shù)據(jù)。這時(shí)，假如dma可以占用內(nèi)部或外部數(shù)據(jù)總線(xiàn)，那么，系統(tǒng)便可將數(shù)據(jù)從鏈路口傳送到存儲(chǔ)器中。4 數(shù)據(jù)采集的硬件設(shè)計(jì)tsioi是運(yùn)算能力強(qiáng)但與外部銜接資源相對(duì)少的一類(lèi)dsp，在多個(gè)tsl01級(jí)連的系統(tǒng)中，假如利用總線(xiàn)舉行數(shù)據(jù)采集，a/d轉(zhuǎn)換器通常需要長(zhǎng)時(shí)光占用總

8、線(xiàn)，會(huì)常常浮現(xiàn)爭(zhēng)占總線(xiàn)的問(wèn)題，從而導(dǎo)致信號(hào)采集處理浮現(xiàn)總線(xiàn)瓶頸，利用鏈路口舉行數(shù)據(jù)采集可以很大程度地釋放總線(xiàn)資源。本應(yīng)用中需要對(duì)10路模擬信號(hào)同時(shí)舉行500 khz的采樣，傳輸?shù)臄?shù)據(jù)率為lox0.5 mbx2=10 mb/s250 mb/s。tsl01通過(guò)fpga舉行數(shù)據(jù)采集，它的鏈路口作為數(shù)據(jù)輸入口。它們的銜接結(jié)構(gòu)2所示，將鏈路口的lxclkin挺直和fpga銜接，由fpga驅(qū)動(dòng)，在fpga向鏈路口傳送數(shù)據(jù)時(shí)作為鏈路口的時(shí)鐘輸入。lxdir和lxclkout可以懸空，鏈路口的8條數(shù)據(jù)線(xiàn)接到fpga上。設(shè)計(jì)中將每個(gè)a/d轉(zhuǎn)換器的m1、no、a0引腳接地，僅取用每個(gè)a/d轉(zhuǎn)換器的2個(gè)模擬差分輸入

9、ao和b0通道，2個(gè)通道可以在2s之內(nèi)同時(shí)完成1次采樣。本設(shè)計(jì)共用5個(gè)ads8361級(jí)連以擴(kuò)充模擬輸入通道，實(shí)現(xiàn)10個(gè)模擬通道輸入，每個(gè)ads8361的rd與convst銜接，由fpga舉行控制，5個(gè)ads8361同時(shí)舉行a/d轉(zhuǎn)換，轉(zhuǎn)換后在fpga內(nèi)同時(shí)完成串并轉(zhuǎn)換，把轉(zhuǎn)換后的并行數(shù)據(jù)先鎖存在fpga內(nèi)部，再將各通道按先低字節(jié)后高字節(jié)依次傳送到tsl01的鏈路口。5 數(shù)據(jù)采集的軟件設(shè)計(jì)軟件部分包括tsl01軟件設(shè)計(jì)和fpga軟件設(shè)計(jì)，fpga軟件設(shè)計(jì)采納實(shí)現(xiàn)。其結(jié)構(gòu)3所示。fpga的主要操作是將5個(gè)ads8361的10路串行采集數(shù)據(jù)轉(zhuǎn)換成20個(gè)8 bit數(shù)據(jù)，再將數(shù)據(jù)鎖存，同時(shí)產(chǎn)生鏈路時(shí)鐘，

10、將鎖存后的數(shù)據(jù)發(fā)送到tsl01鏈路口。需要實(shí)現(xiàn)的時(shí)序4所示，其中clock是tslol外部時(shí)鐘，adclk是ads8361的工作時(shí)鐘，是cldck的5分頻，占空比為60，convst與rd相銜接，linkclk是鏈路時(shí)鐘，linkdata是鏈路數(shù)據(jù)。用法鏈路傳輸時(shí)，tsl01在鏈路時(shí)鐘的升高沿和下降沿都鎖存數(shù)據(jù)，20個(gè)8 bit數(shù)據(jù)需要lo個(gè)鏈路脈沖，而鏈路口每次起碼需要傳輸128 bit的數(shù)據(jù)，即起碼需要8個(gè)脈沖，且發(fā)送數(shù)據(jù)需要的脈沖數(shù)必需為8的倍數(shù)。所以設(shè)計(jì)中每次通過(guò)鏈路發(fā)送數(shù)據(jù)的脈沖數(shù)為16個(gè)，前10個(gè)傳輸a/d轉(zhuǎn)換器采集到的數(shù)據(jù)，其后的6個(gè)脈沖發(fā)送0x55。發(fā)送到鏈路的數(shù)據(jù)是a/d轉(zhuǎn)換

11、器上次轉(zhuǎn)換的結(jié)果。tsl01可以設(shè)置鏈路口工作時(shí)鐘為內(nèi)核時(shí)鐘的2、3、4、8分頻，設(shè)計(jì)中tsl01外部時(shí)鐘clock是50mhz，內(nèi)核時(shí)鐘是clock的5倍頻即250 mhz，鏈路口接收數(shù)據(jù)時(shí)fpga給tsioi的鏈路時(shí)鐘linkclk是25 mhz tsl01鏈路口工作時(shí)鐘應(yīng)盡量臨近鏈路時(shí)鐘linkclk，所以設(shè)置tsl01鏈路口工作時(shí)鐘為內(nèi)核時(shí)鐘的8分頻即31.25 mhz。系統(tǒng)采納鏈路中斷方式接收f(shuō)pga送來(lái)的數(shù)據(jù)，鏈路中斷方式數(shù)據(jù)接收的程序如下：6 a/d轉(zhuǎn)換器電路的設(shè)計(jì)和用法設(shè)計(jì)高精度a/d轉(zhuǎn)換器的關(guān)鍵是保證有效位數(shù)，ads8361的輸入動(dòng)態(tài)范圍為：±2.5 v，每個(gè)量化單

12、位對(duì)應(yīng)0.076 mv，因此應(yīng)設(shè)法降低噪聲和干擾。噪聲和干擾的來(lái)源主要有二種：一種是a/d轉(zhuǎn)換器自身的噪聲如量化噪聲等，另一種是周?chē)娐樊a(chǎn)生的噪聲干擾。前者是a/d轉(zhuǎn)換器固有的，后者的大小遠(yuǎn)遠(yuǎn)超過(guò)前者，特殊是電源、模擬/電路數(shù)字電路之間的干擾。ads8361的差分輸入方式大大降低了共模干擾。設(shè)計(jì)中主要考慮如何在電路中削減其他噪聲和干擾。電源設(shè)計(jì)是抑制噪聲的關(guān)鍵，本文介紹的設(shè)計(jì)具有多種電壓(模擬5 v、-5 v和數(shù)字3.3 v、1.2v等)并且是混合模擬和數(shù)字信號(hào)的板級(jí)設(shè)計(jì)，挑選合適的電源電路，合理地舉行電源層和地層的切割是很重要的。具有體積小、效率高、輸出穩(wěn)定等優(yōu)點(diǎn)，同時(shí)能夠很好地解決tslol的上電次序問(wèn)題，但紋波顯然。開(kāi)關(guān)頻率越高輸出電壓紋波越小，電路中選用的器在10h"200 h為宜，電路中可以用法esr小、容值大的器構(gòu)成去耦電路，同時(shí)在板上放置多種舉行濾波。削減數(shù)字信號(hào)干擾也可以有效提高a/d轉(zhuǎn)換器的精度，布板和布線(xiàn)時(shí)要使ads8361模擬差分信號(hào)輸入?yún)^(qū)域盡量遠(yuǎn)離數(shù)字信號(hào)，fpga設(shè)計(jì)中盡量避開(kāi)多個(gè)信號(hào)電平同時(shí)翻轉(zhuǎn)，同時(shí)給a/d轉(zhuǎn)換器提供良好的工作時(shí)鐘，應(yīng)用法串聯(lián)終端法，串聯(lián)1只小器可以很好削減時(shí)基顫動(dòng)，時(shí)鐘信號(hào)進(jìn)入a/d轉(zhuǎn)換器的布線(xiàn)越短越好，同時(shí)不要離數(shù)字信號(hào)太近，也不要逼近模擬區(qū)，否則會(huì)增強(qiáng)模擬區(qū)的噪聲。同時(shí)要注