仕蘭微面試題目電子類 - 論壇首頁(yè)_電源網(wǎng)

1、19、放大電路的頻率補(bǔ)償?shù)哪康氖鞘裁?，有哪些方法?0、畫(huà)出CMOS電路的晶體管級(jí)電路圖，實(shí)現(xiàn)Y=A.B+C(D+E)21、請(qǐng)分析如下電路所實(shí)現(xiàn)的功能。22、A）#includevoid testf(int*p)*p+=1;main()int *n,m2;n=m;m0=1;m1=8;testf(n);printf("Data value is %d ",*n);-B)#includevoid testf(int*p)*p+=1;main()int *n,m2;n=m;m0=1;m1=8;testf(&n);printf(Data value is %d",

2、*n);下面的結(jié)果是程序A還是程序B的？Data value is 8那么另一段程序的結(jié)果是什么？23、用簡(jiǎn)單電路實(shí)現(xiàn)，當(dāng)A為輸入時(shí)，輸出B波形為：A: B:24、LC正弦波振蕩器有哪幾種三點(diǎn)式振蕩電路，分別畫(huà)出其原理圖。25、鎖相環(huán)有哪幾部分組成？26、人的話音頻率一般為3003400HZ，若對(duì)其采樣且使信號(hào)不失真，其最小的采樣頻率應(yīng)為多大？若采用8KHZ的采樣頻率，并采用8bit的PCM編碼，則存儲(chǔ)一秒鐘的信號(hào)數(shù)據(jù)量有多大？27、在CMOS電路中，要有一個(gè)單管作為開(kāi)關(guān)管精確傳遞模擬低電平，這個(gè)單管你會(huì)用P管還是N管，為什么？28、畫(huà)出由運(yùn)放構(gòu)成加法、減法、微分、積分運(yùn)算的電路原理圖。并畫(huà)出

3、一個(gè)晶體管級(jí)的運(yùn)放電路。29、數(shù)字濾波器的分類和結(jié)構(gòu)特點(diǎn)。30、DAC和ADC的實(shí)現(xiàn)各有哪些方法？31、描述CMOS電路中閂鎖效應(yīng)產(chǎn)生的過(guò)程及最后的結(jié)果？32、什么叫做OTP片、掩膜片，兩者的區(qū)別何在？33、列舉幾種集成電路典型工藝。工藝上常提到0.25,0.18指的是什么？34、請(qǐng)描述一下國(guó)內(nèi)的工藝現(xiàn)狀。35、請(qǐng)簡(jiǎn)述一下設(shè)計(jì)后端的整個(gè)流程？36、有否接觸過(guò)自動(dòng)布局布線？請(qǐng)說(shuō)出一兩種工具軟件。自動(dòng)布局布線需要哪些基本元素？37、半導(dǎo)體工藝中，摻雜有哪幾種方式？38、什么是NMOS、PMOS、CMOS？什么是增強(qiáng)型、耗盡型？什么是PNP、NPN？他們有什么差別？39、為什么一個(gè)標(biāo)準(zhǔn)的倒相器中P管

4、的寬長(zhǎng)比要比N管的寬長(zhǎng)比大？40、硅柵COMS工藝中N阱中做的是P管還是N管，N阱的阱電位的連接有什么要求？漢王筆試1、下面是一些基本的數(shù)字電路知識(shí)問(wèn)題，請(qǐng)簡(jiǎn)要回答之。a) 什么是Setup 和Holdup時(shí)間？Setup/hold time 是測(cè)試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求。建立時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間。輸入信號(hào)應(yīng)提前時(shí)鐘上升沿（如上升沿有效）T時(shí)間到達(dá)芯片，這個(gè)T就是建立時(shí)間-Setup time.如不滿足setup time,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到

5、來(lái)以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。如果holdtime不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。b) 什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？c) 請(qǐng)畫(huà)出用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路？d) 什么是"線與"邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？e) 什么是同步邏輯和異步邏輯？f) 請(qǐng)畫(huà)出微機(jī)接口電路中，典型的輸入設(shè)備與微機(jī)接口邏輯示意圖（數(shù)據(jù)接口、控制接口、所存器/緩沖器）。g) 你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？2、 可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來(lái)越重要，請(qǐng)問(wèn)：a) 你所知道的可編程邏輯器件有哪些？b) 試用VHDL或VERILOG、ABLE描述8

6、位D觸發(fā)器邏輯。3、 設(shè)想你將設(shè)計(jì)完成一個(gè)電子電路方案。請(qǐng)簡(jiǎn)述用EDA軟件（如PROTEL）進(jìn)行設(shè)計(jì)（包括原理圖和PCB圖）到調(diào)試出樣機(jī)的整個(gè)過(guò)程。在各環(huán)節(jié)應(yīng)注意哪些問(wèn)題？飛利浦大唐筆試歸來(lái)1、用邏輯們和cmos電路實(shí)現(xiàn)ab+cd2、用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或3、給了reg的setup,hold時(shí)間，求中間組合邏輯的delay范圍。4. 如何解決亞穩(wěn)態(tài)5. 用verilog/vhdl寫(xiě)一個(gè)fifo控制器6. 用verilog/vddl檢測(cè)stream中的特定字符串信威dsp軟件面試題1)DSP和通用處理器在結(jié)構(gòu)上有什么不同，請(qǐng)簡(jiǎn)要畫(huà)出你熟悉的一種DSP結(jié)構(gòu)圖2)說(shuō)說(shuō)定點(diǎn)DSP和浮點(diǎn)

7、DSP的定義（或者說(shuō)出他們的區(qū)別）3）說(shuō)說(shuō)你對(duì)循環(huán)尋址和位反序?qū)ぶ返睦斫?）請(qǐng)寫(xiě)出【8，7】的二進(jìn)制補(bǔ)碼，和二進(jìn)制偏置碼。用Q15表示出0.5和0.5揚(yáng)智電子筆試第一題：用mos管搭出一個(gè)二輸入與非門(mén)。第二題：集成電路前段設(shè)計(jì)流程，寫(xiě)出相關(guān)的工具。第三題：名詞IRQ,BIOS,USB,VHDL,SDR第四題：unix 命令cp -r, rm,uname第五題：用波形表示D觸發(fā)器的功能第六題：寫(xiě)異步D觸發(fā)器的verilog module第七題：What is PC Chipset?第八題：用傳輸門(mén)和倒向器搭一個(gè)邊沿觸發(fā)器第九題：畫(huà)狀態(tài)機(jī)，接受1，2，5分錢(qián)的賣(mài)報(bào)機(jī)，每份報(bào)紙5分錢(qián)。華為面試題研發(fā)

8、(硬件)全都是幾本模電數(shù)電信號(hào)單片機(jī)題目1.用與非門(mén)等設(shè)計(jì)全加法器2.給出兩個(gè)門(mén)電路讓你分析異同3.名詞:sram,ssram,sdram4.信號(hào)與系統(tǒng):在時(shí)域與頻域關(guān)系5.信號(hào)與系統(tǒng):和4題差不多6.晶體振蕩器,好像是給出振蕩頻率讓你求周期(應(yīng)該是單片機(jī)的,12分之一周期.)7.串行通信與同步通信異同,特點(diǎn),比較8.RS232c高電平脈沖對(duì)應(yīng)的TTL邏輯是?(負(fù)邏輯?)9.延時(shí)問(wèn)題,判錯(cuò)10.史密斯特電路,求回差電壓11.VCO是什么,什么參數(shù)(壓控振蕩器?)12. 用D觸發(fā)器做個(gè)二分顰的電路.又問(wèn)什么是狀態(tài)圖13. 什么耐奎斯特定律,怎么由模擬信號(hào)轉(zhuǎn)為數(shù)字信號(hào)14. 用D觸發(fā)器做個(gè)4進(jìn)制的

9、計(jì)數(shù)15.那種排序方法最快?16.時(shí)鐘周期為T(mén),觸發(fā)器D1的建立時(shí)間最大為T(mén)1max，最小為T(mén)1min。組合邏輯電路最大延遲為T(mén)2max,最小為T(mén)2min。問(wèn)，觸發(fā)器D2的建立時(shí)間T3和保持時(shí)間應(yīng)滿足什么條件。研發(fā)（軟件）用C語(yǔ)言寫(xiě)一個(gè)遞歸算法求N！；給一個(gè)C的函數(shù)，關(guān)于字符串和數(shù)組，找出錯(cuò)誤；防火墻是怎么實(shí)現(xiàn)的？你對(duì)哪方面編程熟悉？新太硬件面題（1）d觸發(fā)器和d鎖存器的區(qū)別（2）有源濾波器和無(wú)源濾波器的原理及區(qū)別（3）sram，falsh memory，及dram的區(qū)別？（4）iir，fir濾波器的異同（5）冒泡排序的原理（6）操作系統(tǒng)的功能（7）學(xué)過(guò)的計(jì)算機(jī)語(yǔ)言及開(kāi)發(fā)的系統(tǒng)（8）拉氏變換和

10、傅立葉變換的表達(dá)式及聯(lián)系。電子類面試25題1 什么是Setup 和Holdup時(shí)間？建立時(shí)間(Setup Time)和保持時(shí)間（Hold time）。建立時(shí)間是指在時(shí)鐘邊沿前，數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號(hào)需要保持不變的時(shí)間，見(jiàn)圖1。如果不滿足建立和保持時(shí)間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會(huì)出現(xiàn)metastability的情況。如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過(guò)建立和保持時(shí)間，那么超過(guò)量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量。圖1 建立時(shí)間和保持時(shí)間示意圖2什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？在組合邏輯中，由于門(mén)的輸入信號(hào)通路中經(jīng)過(guò)了不

11、同的延時(shí)，導(dǎo)致到達(dá)該門(mén)的時(shí)間不一致叫競(jìng)爭(zhēng)。產(chǎn)生毛刺叫冒險(xiǎn)。如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。3 用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路？Verilog描述：module divide2( clk , clk_o, reset);input clk , reset;output clk_o;wire in;reg out ;always ( posedge clk or posedge reset)if ( reset)out <= 0;elseout <= in;assign in = out;assign clk_

12、o = out;endmodule圖形描述：4 什么是"線與"邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？線與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能。在硬件上，要用oc門(mén)來(lái)實(shí)現(xiàn)，由于不用oc門(mén)可能使灌電流過(guò)大，而燒壞邏輯門(mén)。 同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。5 什么是同步邏輯和異步邏輯？同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒(méi)有固定的因果關(guān)系。6 請(qǐng)畫(huà)出微機(jī)接口電路中，典型的輸入設(shè)備與微機(jī)接口邏輯示意圖（數(shù)據(jù)接口、控制接口、所存器/緩沖器）。7 你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？常用邏輯電平：12V，5V，3.3V；TTL和CMO

13、S不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。8 可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來(lái)越重要，請(qǐng)問(wèn)：你所知道的可編程邏輯器件有哪些？PAL，PLD，CPLD，F(xiàn)PGA。9 試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。module dff8(clk , reset, d, q);input clk;input reset;input 7:0 d;output 7:0 q;reg 7:0 q;always (posedge clk or

14、posedge reset)if(reset)q <= 0;elseq <= d;endmodule10 設(shè)想你將設(shè)計(jì)完成一個(gè)電子電路方案。請(qǐng)簡(jiǎn)述用EDA軟件（如PROTEL）進(jìn)行設(shè)計(jì)（包括原理圖和PCB圖）到調(diào)試出樣機(jī)的整個(gè)過(guò)程。在各環(huán)節(jié)應(yīng)注意哪些問(wèn)題？電源的穩(wěn)定，電容的選取，以及布局的大小。11 用邏輯門(mén)和cmos電路實(shí)現(xiàn)ab+cd12 用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或13 給了reg的setup,hold時(shí)間，求中間組合邏輯的delay范圍。Delay < period - setup - hold14 如何解決亞穩(wěn)態(tài) 亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一

15、個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí)，既無(wú)法預(yù)測(cè)該單元的輸出電平，也無(wú)法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平上。在這個(gè)穩(wěn)定期間，觸發(fā)器輸出一些中間級(jí)電平，或者可能處于振蕩狀態(tài)，并且這種無(wú)用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。15 用verilog/vhdl寫(xiě)一個(gè)fifo控制器包括空，滿，半滿信號(hào)。16 用verilog/vddl檢測(cè)stream中的特定字符串分狀態(tài)用狀態(tài)機(jī)寫(xiě)。17 用mos管搭出一個(gè)二輸入與非門(mén)。18 集成電路前段設(shè)計(jì)流程，寫(xiě)出相關(guān)的工具。19 名詞IRQ,BIOS,USB,VHDL,SDRIRQ: Interrupt ReQuestBIOS: Basic

16、 Input Output SystemUSB: Universal Serial BusVHDL: VHIC Hardware Description LanguageSDR: Single Data Rate20 unix 命令cp -r, rm,uname21 用波形表示D觸發(fā)器的功能22 寫(xiě)異步D觸發(fā)器的verilog modulemodule dff8(clk , reset, d, q);input clk;input reset;input d;output q;reg q;always (posedge clk or posedge reset)if(reset)q <=

17、 0;elseq <= d;endmodule23 What is PC Chipset?芯片組（Chipset）是主板的核心組成部分，按照在主板上的排列位置的不同，通常分為北橋芯片和南橋芯片。北橋芯片提供對(duì)CPU的類型和主頻、內(nèi)存的類型和最大容量、ISA/PCI/AGP插槽、ECC糾錯(cuò)等支持。南橋芯片則提供對(duì)KBC（鍵盤(pán)控制器）、RTC（實(shí)時(shí)時(shí)鐘控制器）、USB（通用串行總線）、Ultra DMA/33(66)EIDE數(shù)據(jù)傳輸方式和ACPI（高級(jí)能源管理）等的支持。其中北橋芯片起著主導(dǎo)性的作用，也稱為主橋（Host Bridge）。除了最通用的南北橋結(jié)構(gòu)外，目前芯片組正向更高級(jí)的加速集

18、線架構(gòu)發(fā)展，Intel的8xx系列芯片組就是這類芯片組的代表，它將一些子系統(tǒng)如IDE接口、音效、MODEM和USB直接接入主芯片，能夠提供比PCI總線寬一倍的帶寬，達(dá)到了266MB/s。24 用傳輸門(mén)和反向器搭一個(gè)邊沿觸發(fā)器25 畫(huà)狀態(tài)機(jī)，接受1，2，5分錢(qián)的賣(mài)報(bào)機(jī)，每份報(bào)紙5分錢(qián)Infineon筆試試題1.畫(huà)出CMOS晶體管的CROSS-OVER圖（應(yīng)該是縱剖面圖），給出所有可能的傳輸特性和轉(zhuǎn)移特性。2.畫(huà)出NOT,NAND,NOR的符號(hào)，真值表，還有transistor level的電路。3.給出一個(gè)簡(jiǎn)單電路，讓你分析輸出電壓的特性（就是個(gè)積分電路），并求輸出端某點(diǎn)的 rise/fall時(shí)

19、間。4.給出一個(gè)簡(jiǎn)單的由多個(gè)NOT,NAND,NOR組成的原理圖根據(jù)輸入波形畫(huà)出各點(diǎn)波形。5.給出多個(gè)mos管組成的電路求5個(gè)點(diǎn)的電壓6.給出單管DRAM的原理圖(西電版數(shù)字電子技術(shù)基礎(chǔ)（作者楊頌華、馮毛官）205頁(yè)圖914b），問(wèn)你有什么辦法提高refresh time，總共有5個(gè)問(wèn)題，記不起來(lái)了（降低溫度，增大電容存儲(chǔ)容量）7.編一個(gè)簡(jiǎn)單的求n!的程序8.sketch 連續(xù)正弦信號(hào)和連續(xù)矩形波(都有圖)的傅立葉變換若干題目1。集成電路設(shè)計(jì)前端流程及工具。先介紹下IC開(kāi)發(fā)流程：1.）代碼輸入（design input)用vhdl或者是verilog語(yǔ)言來(lái)完成器件的功能描述，生成hdl代碼語(yǔ)言

20、輸入工具：SUMMIT VISUALHDLMENTOR RENIOR圖形輸入: composer(cadence);viewlogic (viewdraw)2.）電路仿真（circuit simulation)將vhd代碼進(jìn)行先前邏輯仿真，驗(yàn)證功能描述是否正確數(shù)字電路仿真工具：Verolog： CADENCE Verolig-XLSYNOPSYS VCSMENTOR Modle-simVHDL : CADENCE NC-vhdlSYNOPSYS VSSMENTOR Modle-sim模擬電路仿真工具：AVANTI HSpice pspice，spectre micro microwave: eesoft : hp3.）邏輯綜合（synthesis tools)邏輯綜合工具可以將設(shè)計(jì)思想vhd代碼轉(zhuǎn)化成對(duì)應(yīng)一定工藝手段的門(mén)級(jí)電路；將初級(jí)仿真中所沒(méi)有考慮的門(mén)沿（gates delay）反標(biāo)到生成的門(mén)級(jí)網(wǎng)表中,返回電路仿真階段進(jìn)行再仿真。最終仿真結(jié)果生成的網(wǎng)表稱為物理網(wǎng)表。2。FP