(完整word版)ic的前端設(shè)計和后端設(shè)計流程

1、ic 的前端設(shè)計和后端設(shè)計流程根據(jù)個人掌握的知識，寫寫自己的理解。前端設(shè)計（也稱邏輯設(shè)計）和后端設(shè)計（也稱物理設(shè)計）并沒有統(tǒng)一嚴(yán)格的界限，涉及到與工藝有關(guān)的設(shè)計就是后端設(shè)計。1. 規(guī)格制定芯片規(guī)格，也就像功能列表一樣，是客戶向芯片設(shè)計公司（稱為Fabless ，無晶圓設(shè)計公司）提出的設(shè)計要求，包括芯片需要達(dá)到的具體功能和性能方面的要求。2. 詳細(xì)設(shè)計Fabless 根據(jù)客戶提出的規(guī)格要求，拿出設(shè)計解決方案和具體實現(xiàn)架構(gòu)，劃分模塊功能。3. HDL 編碼使用硬件描述語言 （VHDL Verilog HDL業(yè)界公司一般都是使用后者）將模塊功能以代碼來描述實現(xiàn)，也就是將實際的硬件電路功能通過HDL語

2、言描述由來，形成 RTL（寄存器傳輸級）代碼。4. 仿真驗證仿真驗證就是檢驗編碼設(shè)計的正確性，檢驗的標(biāo)準(zhǔn)就是第一步制定的規(guī)格?？丛O(shè)計是否精確地滿足了規(guī)格中的所有要求。規(guī)格是設(shè)計正確與否的黃金標(biāo)準(zhǔn)，一切違反，不符合規(guī)格要求的，就需要重新修改設(shè)計和編碼。設(shè)計和仿真驗證是反復(fù)迭代的過程，直到驗證結(jié)果顯 示完全符合規(guī)格標(biāo)準(zhǔn)。仿真驗證工具Synopsys 的 VCS。5. 邏輯綜合Design Compiler仿真驗證通過，進(jìn)行邏輯綜合。邏輯綜合的結(jié)果就是把設(shè)計實現(xiàn)的HDL代碼翻譯成門級網(wǎng)表(netlist )。綜合需要設(shè)定約束條件，就是你希望綜合出來的電路在面積，時序等目標(biāo)參數(shù)上達(dá)到的標(biāo)準(zhǔn)。邏輯綜合需

3、要基于特定的綜合庫，不同的庫中，門電路基本標(biāo)準(zhǔn)單元( standard cell )的面積，時序參數(shù)是不一樣的。所以，選用的綜合庫不一樣，綜合出來的電路在時序，面積上是有差異的。一般來說，綜合完成后需要再次做仿真驗證(這個也稱為后仿真，之前的稱為前仿真)邏輯綜合工具Synopsys 的 Design Compiler 。6.STAStatic Timing Analysis(STQ ,靜態(tài)時序分析，這也屬于驗證范疇，它主要是在時序上對電路進(jìn)行驗證，檢查電路是否存在建立時間(setup time )和保持時間( hold time )的違例(violation )。這個是數(shù)字電路基礎(chǔ)知識，一個寄

4、存器出現(xiàn)這兩個時序違例時，時沒有辦法正確采樣數(shù)據(jù)和輸出數(shù)據(jù)的，所以以寄存器為基礎(chǔ)的數(shù)字芯片功能肯定會出現(xiàn)問題。STA 工具有 Synopsys 的 Prime Time 。7. 形式驗證這也是驗證范疇，它是從功能上（STA是時序上）對綜合后的網(wǎng)表進(jìn)行驗證。常用的就是等價性檢查方法，以功能驗證后的 HDL設(shè)計為參考，對比綜合后的網(wǎng)表功能，他們是否在功能上存在等價性。這樣做是為了保證在邏輯綜合過程中沒有改變原先HDL描述的電路功能。形式驗證工具有Synopsys 的 Formality 。前端設(shè)計的流程暫時寫到這里。從設(shè)計程度上來講，前端設(shè)計的結(jié)果就是得到了芯片的門級網(wǎng)表電路。8. DFTDesi

5、gn For Test ,可測性設(shè)計。芯片內(nèi)部往往都自帶 測試電路，DFT的目的就是在設(shè)計的時候就考慮將來的 測試。DFT的常見方法就是，在設(shè)計中插入掃描鏈，將 非掃描單元（如寄存器）變?yōu)閽呙鑶卧ｊP(guān)于DFT；有些書上有詳細(xì)介紹，對照圖片就好理解一點。DFT 工具 Synopsys 的 DFT Compiler9.布局規(guī)劃 布局規(guī)劃就是放置芯片的宏單元模塊，在總體上確定各種功能電路的擺放位置，如IP 模塊，RAM， I/O 引腳等等。布局規(guī)劃能直接影響芯片最終的面積。工具為 Synopsys 的 Astro 10.CTSClock Tree Synthesis ，時鐘樹綜合，簡單點說就是時鐘的

6、布線。由于時鐘信號在數(shù)字芯片的全局指揮作用，它的分布應(yīng)該是對稱式的連到各個寄存器單元，從而使時鐘從同一個時鐘源到達(dá)各個寄存器時，時鐘延遲差異最小。這也是為什么時鐘信號需要單獨(dú)布線的原因。CTS 工具， Synopsys 的 Physical Compiler11. 布線這里的布線就是普通信號布線了，包括各種標(biāo)準(zhǔn)單元（基本邏輯門電路）之間的走線。比如我們平常聽到的0.13um工藝，或者說90nm工藝，實際上就是這里金屬布 線可以達(dá)到的最小寬度，從微觀上看就是MOST的溝道長度。工具 Synopsys 的 Astro12. 寄生參數(shù)提取由于導(dǎo)線本身存在的電阻，相鄰導(dǎo)線之間的互感, 耦合電容在芯片內(nèi)

7、部會產(chǎn)生信號噪聲，串?dāng)_和反射。這些效應(yīng)會產(chǎn)生信號完整性問題，導(dǎo)致信號電壓波動和變化，如果嚴(yán)重就會導(dǎo)致信號失真錯誤。提取寄生參數(shù)進(jìn)行再 次的分析驗證，分析信號完整性問題是非常重要的。工具 Synopsys 的 Star-RCXT13.版圖物理驗證對完成布線的物理版圖進(jìn)行功能和時序上的驗證，驗證項目很多，包括LVS( Layout Vs Schematic )驗證，簡單說，就是版圖與邏輯綜合后的門級電路圖的對比驗證；DRC( Design Rule Checking ) , 設(shè)計規(guī)則檢查，檢查連線間距, 連線寬度等是否滿足工藝要求；ERC( Electrical Rule Checking )，電氣規(guī)則檢查，檢查短路 , 開路等電氣規(guī)則違例；等等。工具 Synopsys 的 Hercules實際的后端流程還包括電路功耗分析，以及隨著制造工藝不斷進(jìn)步產(chǎn)生的DFM(可制造性設(shè)