EDA實驗指導書1209

1、實驗一QuartusII軟件應用一、實驗目的1、熟悉EDA開發(fā)平臺的基本操作。2、掌握EDA開發(fā)工具的圖形設計方法。3、掌握圖形設計的編譯與驗證方法。二、實驗儀器PC機一臺QuartusII軟件三、實驗內容1、實驗原理圖：建立一個4-bit 計數器圖形設計文件（如圖1.1示）；圖 1.1 圖形設計例圖利用向導創(chuàng)建一個新器件（6位全加器：使能、流水線等參數自行設定）。2、實驗步驟：新建一個文件夾，一般在F盤里。打開QuartusII軟件，選擇File/New,在彈出的窗口中選Device Design Files選項卡，再選擇Block Diagram/Schematic 選項，單擊OK后打開圖

2、形編輯窗口。 選擇File/Save As命令，保存文件在已經創(chuàng)建的文件夾里。當出現詢問是否創(chuàng)建工程的窗口，應當單擊是進入創(chuàng)建工程流程，否則要重新創(chuàng)建工程把文件添加進去。打開工程中的原理圖文件，在原理圖編輯窗口的任何一個位置右擊，將出現快捷菜單，選擇Insert /Symbol命令，出現元件輸入對話框，選擇相應的器件，并連接好電路，然后分別在input和output 的PIN NAME上雙擊使其變黑色，再分別輸入引腳名。選擇Processing/Start Compilation命令，進行全程編譯。打開波形編輯器，選擇File/New，在New中選擇Other Files中的 Vector W

3、aveform File 選項，單擊OK，出現空白的波形編譯窗口選擇File/Save As命令，存盤。文件名一定要與原理圖文件名一致。然后添加相應的端口信號節(jié)點到波形編輯器中，設置合理的輸入信號。 選擇Processing/Start Simulation，進行波形仿真。選擇Tools/MegaWizard Plug-In Manager,根據向導提示創(chuàng)建一個位全加器。、實驗結果記錄：打印出實驗原理圖與仿真波形圖，打印出利用向導創(chuàng)建的新器件的圖形，完成實驗報告四、實驗研究與思考1、延遲時間分析、最高工作頻率分析等時間分析有何重要性？ 2、流水線的作用是什么？對那些性能有影響？2、功能仿真、驗

4、證起到什么作用？實驗二 VHDL軟件設計一、實驗目的1、熟悉EDA開發(fā)平臺的基本操作。2、掌握EDA開發(fā)工具的VHDL設計方法。3、掌握硬件描述語言設計的編譯與驗證方法。二、實驗儀器PC機一臺QuartusII軟件三、實驗內容1、24進制加法計數器的程序：LIBRARY Ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.ALL;ENTITY count24 ISPORT(en,clk: IN STD_LOGIC; qa: out STD_LOGIC_VECTOR(3 DOWNTO 0); -個位數計數 qb: out ST

5、D_LOGIC_VECTOR(1 DOWNTO 0); -十位數計數END count24;ARCHITECTURE a1 OF count24 ISBEGINprocess(clk)variable tma: STD_LOGIC_VECTOR(3 DOWNTO 0);variable tmb: STD_LOGIC_VECTOR(1 DOWNTO 0);begin if clkevent and clk=1 then if en=1 then if tma=1001 then tma:=0000;tmb:=tmb+1; Elsif tmb=10 and tma=0011 then tma:=0

6、000; tmb:=00; else tma:=tma+1; end if; end if; end if; qa=tma; qb BT = 00000001 ; A BT = 00000010 ; A BT = 00000100 ; A BT = 00001000 ; A BT = 00010000 ; A BT = 00100000 ; A BT = 01000000 ; A BT = 10000000 ; A NULL ; END CASE ; END PROCESS P1;P2：PROCESS(CLK) -計數器 BEGIN IF CLKEVENT AND CLK = 1 THEN C

7、NT8 SG SG SG SG SG SG SG SG SG SG SG SG SG SG SG SG NULL ; END CASE ; END PROCESS P3; END;例4.1是掃描顯示的示例程序，其中clk是掃描時鐘；SG為7段控制信號，由高位至低位分別接g、f、e、d、c、b、a 7個段；BT是位選控制信號，接圖中的8個選通信號：k1、k2、k8 。程序中CNT8是一個3位計數器，作掃描計數信號，由進程P2生成；進程P3是7段譯碼查表輸出程序，進程P1是對8個數碼管選通的掃描程序，例如當CNT8等于001 時，K2對應的數碼管被選通，同時，A被賦值3，再由進程P3譯碼輸出100

8、1111，顯示在數碼管上即為“3”；當CNT8掃變時，將能在8個數碼管上顯示數據：13579BDF 。四、實驗研究與思考1、字符顯示亮度和掃描頻率的關系，且讓人感覺不出光爍現象的最低掃描頻率是多少？2、掃描顯示和靜態(tài)顯示有什么差別？使用掃描顯示有什么好處？ 實驗五 VHDL硬件設計-計數器及時序電路描述一、實驗目的1、了解時序電路的經典設計方法（JK觸發(fā)器和一般邏輯門組成的時序邏輯電路）。2、了解同步計數器，異步計數器的使用方法。3、了解同步計數器通過清零阻塞法和預顯數法得到循環(huán)任意進制計數器的方法。4、理解時序電路和同步計數器加譯碼電路的聯系，設計任意編碼計數器。5、了解同步設計和異步設計的

9、區(qū)別。二、實驗儀器PC機一臺QuartusII軟件 EDA實驗箱三、實驗內容實驗內容中的六個實驗均要通過實驗十的“掃描顯示電路”進行顯示，具體連線根據每個實驗內容完成時的管腳分配來定義，同相應的輸入輸出接口功能模塊相連，掃描模塊的設計參考實驗四。1、用JK觸發(fā)器設計異步四位二進制加法計數器。8位LED數碼管16進制顯示掃描顯示驅動電路設計，實驗參考原理圖如圖5.1所示。其中，計數時鐘頻率CLK40Hz；四位JK觸發(fā)器接成異步計數器；SEL0SEL2為掃描地址（控制八位數碼管的掃描順序和速度）；AG為顯示譯碼輸出，代表數碼管的八個段位（a,b,c,d,e,f,g）；八位數碼管同時順序顯示0F。圖

10、5.1 計數器設計參考原理圖3.繪制原理圖后進行仿真驗證，最后下載到實驗箱。4、自行設計紀錄方式，完成實驗報告四、實驗研究與思考1、說明在FPGA設計中，同步設計和異步設計的不同之處。2、圖形設計和VHDL語言設計編程各有什么優(yōu)點，混合編程時應注意些什么問題？實驗六 函數信號發(fā)生器一、實驗目的1、了解函數信號發(fā)生的方法。2、掌握LPM_ROM的使用方法。3、了解DAC0832的工作原理和控制時序。4、掌握DAC0832的控制時序的VHDL設計實現方法。5、了解低通濾波電路的原理及其在信號發(fā)生中的應用。2、熟悉SignalTap II測試方法。二、實驗儀器計算機、QuartusII軟件、EDA試

11、驗箱、示波器。三、實驗內容1、在Quartus II上完成正弦信號發(fā)生器設計，包括仿真和資源利用情況了解（假設利用Cyclone器件）。最后在實驗系統(tǒng)上實測，包括SignalTap II測試、FPGA中ROM的在系統(tǒng)數據讀寫測試和利用示波器測試。示例程序如例6.1，【例6.1】 正弦信號發(fā)生器頂層設計LIBRARY IEEE; -正弦信號發(fā)生器源文件USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SINGT IS PORT ( CLK : IN STD_LOGIC; -信號源時鐘 DOUT : OUT STD

12、_LOGIC_VECTOR (7 DOWNTO 0) ); -8位波形數據輸出END;ARCHITECTURE DACC OF SINGT ISCOMPONENT data_rom -調用波形數據存儲器LPM_ROM文件：data_rom.vhd聲明PORT(address : IN STD_LOGIC_VECTOR (5 DOWNTO 0) ; -6位地址信號 inclock : IN STD_LOGIC ; -地址鎖存時鐘 q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0);END COMPONENT; SIGNAL Q1 : STD_LOGIC_VECTOR (5

13、 DOWNTO 0); -設定內部節(jié)點作為地址計數器 BEGINPROCESS(CLK ) -LPM_ROM地址發(fā)生器進程 BEGINIF CLKEVENT AND CLK = 1 THEN Q1Q1, q = DOUT,inclock=CLK); -例化END;波形數據對應的文件表如下：信號輸出的D/A使用實驗系統(tǒng)上的DAC0832，注意其轉換速率是1s，其引腳功能簡述如下：ILE：數據鎖存允許信號，高電平有效，系統(tǒng)板上已直接連在5V上；WR1、WR2：寫信號1、2，低電平有效；XFER：數據傳送控制信號，低電平有效；VREF：基準電壓，可正可負，10V10V；RFB：反饋電阻端；IOUT1

14、/IOUT2：電流輸出端。D/A轉換量是以電流形式輸出的，所以必須將電流信號變?yōu)殡妷盒盘?；AGND/DGND：模擬地與數字地。在高速情況下，此二地的連接線必須盡可能短，且系統(tǒng)的單點接地點須接在此連線的某一點上。建議選擇GW48系統(tǒng)的電路模式No.5，由附錄對應的電路圖可見，DAC0832的8位數據口D7.0分別與FPGA的PIO31、30.、24相連，如果目標器件是EP1C3T144，則對應的引腳是：72、71、70、69、68、67、52、51；時鐘CLK接系統(tǒng)的clock0，對應的引腳是93，選擇的時鐘頻率不能太高（轉換速率1s，）。還應該注意，DAC0832電路須接有+/-12V電壓：G

15、W48系統(tǒng)的+/-12V電源開關在系統(tǒng)左側上方。然后下載SINGT.sof到FPGA中；波形輸出在系統(tǒng)右下角，將示波器的地與GW48系統(tǒng)的地（GND）相接，信號端與“AOUT”信號輸出端相接。如果希望對輸出信號進行濾波，將GW48系統(tǒng)右下角的撥碼開關的“8”向下撥，則波形濾波輸出，向上撥則未濾波輸出，這可從輸出的波形看出。4、自行設計紀錄方式，完成實驗報告四、實驗研究與思考1、采用本方法估計可以產生的正弦波的頻率能到多少？2、若要產生任意信號波形和高速波形輸出應該注意什么問題？附錄1 GW48 EDA/SOPC主系統(tǒng)使用說明第一節(jié) GW48教學實驗系統(tǒng)原理與使用介紹一、GW48系統(tǒng)使用注意事項

16、 1、閑置不用GW48系統(tǒng)時，必須關閉電源！ 2、在實驗中，當選中某種模式后，要按一下右側的復位鍵，以使系統(tǒng)進入該結構模式工作。注意此復位鍵僅對實驗系統(tǒng)的監(jiān)控模塊復位，而對目標器件FPGA沒有影響，FPGA本身沒有復位的概念，上電后即工作，在沒有配置前，FPGA的I/O口是隨機的，故可以從數碼管上看到隨機閃動，配置后的I/O口才會有確定的輸出電平。3、換目標芯片時要特別注意，不要插反或插錯，也不要帶電插拔，確信插對后才能開電源。其它接口都可帶電插拔。請?zhí)貏e注意，盡可能不要隨意插拔適配板，及實驗系統(tǒng)上的其他芯片。4、 使用實驗系統(tǒng)前，查閱系統(tǒng)的默認設置ppt文件：EDA技術與VHDL書實驗課件說

17、明_必讀 .ppt。二、GW48系統(tǒng)主板結構與使用方法以下將詳述GW48系列SOPC/EDA實驗開發(fā)系統(tǒng)（GW48-PK2/CK）結構與使用方法，對于這2種型號的不同之處將給予單獨指出。該系統(tǒng)的實驗電路結構是可控的。即可通過控制接口鍵，使之改變連接方式以適應不同的實驗需要。因而，從物理結構上看，實驗板的電路結構是固定的，但其內部的信息流在主控器的控制下，電路結構將發(fā)生變化-重配置。這種“多任務重配置”設計方案的目的有3個：1、適應更多的實驗與開發(fā)項目；2、適應更多的PLD公司的器件；3、適應更多的不同封裝的FPGA和CPLD器件。系統(tǒng)板面主要部件及其使用方法說明如下。以下是對GW48系統(tǒng)主板功

18、能塊的注釋。附圖1 GW48 EDA系統(tǒng)電子設計二次開發(fā)信號圖（1） “模式選擇鍵”：按動該鍵能使實驗板產生12種不同的實驗電路結構。這些結構如第二節(jié)的13 張實驗電路結構圖所示。例如選擇了“NO.3”圖，須按動系統(tǒng)板上此鍵，直至數碼管“模式指示”數碼管顯示“3”，于是系統(tǒng)即進入了NO.3 圖所示的實驗電路結構。（2） 適配板：這是一塊插于主系統(tǒng)板上的目標芯片適配座。對于不同的目標芯片可配不同的適配座?？捎玫哪繕诵酒壳笆澜缟献畲蟮牧褾PGA/CPLD廠商幾乎所有CPLD、FPGA和所有ispPAC等模擬EDA器件。第七節(jié)的表中已列出多種芯片對系統(tǒng)板引腳的對應關系，以利在實驗時經常查用。

19、（3） ByteBlasterMV編程配置口：如果要進行獨立電子系統(tǒng)開發(fā)、應用系統(tǒng)開發(fā)、電子設計競賽等開發(fā)實踐活動，首先應該將系統(tǒng)板上的目標芯片適配座拔下（對于Cyclone器件不用拔），用配置的10芯編程線將“ByteBlasterMV”口和獨立系統(tǒng)上適配板上的10芯口相接，進行在系統(tǒng)編程（如GWDVP-B板），進行調試測試?！癇yteBlasterMV”口能對不同公司，不同封裝的CPLD/FPGA進行編程下載，也能對isp單片機89S51等進行編程。編程的目標芯片和引腳連線可參考附圖1，從而進行二次開發(fā)。（4）ByteBlasterII編程配置口：該口主要用于對Cyclone系列AS模式專

20、用配置器件EPCS4和EPCS1等編程。 (5) 混合工作電壓源：系統(tǒng)不必通過切換即可為CPLD/FPGA目標器件提供5V、3.3V、2.5V、1.8V和1.5V工作電源，此電源位置可參考附圖1。（6）JP5編程模式選擇跳線：（僅GW48-PK2型含此）。如果要對Cyclone的配置芯片進行編程，應該將跳線接于“ByBtII”端，在將標有“ByteBlasterII”編程配置口同適配板上EPCS4/1的AS模式下載口用10芯線連接起來，通過QuartusII進行編程。當短路“Others”端時，可對其它所有器件編程，端口信號參考附圖1。（7）JP6/JVCC/VS2編程電壓選擇跳線：跳線JVC

21、C（GW48PK2型標為“JP6”）是對編程下載口的選擇跳線。對5V器件，如10K10、10K20、7128S、1032、95108、89S51單片機等，必須選“5.0V”。而對低于或等于3.3V的低壓器件，如1K30、1K100、10K30E、20K300、Cyclone、7128B等一律選擇“3.3V”一端。（8）并行下載口：此接口通過下載線與微機的打印機口相連。來自PC機的下載控制信號和CPLD/FPGA的目標碼將通過此口，完成對目標芯片的編程下載。計算機的并行口通信模式最好設置成“EPP”模式。（9）鍵1鍵8 ：為實驗信號控制鍵，此8個鍵受“多任務重配置”電路控制，它在每一張電路圖中的

22、功能及其與主系統(tǒng)的連接方式隨模式選擇鍵的選定的模式而變，使用中需參照第二節(jié)中的電路圖。（10）鍵9鍵14 ：（GW48PK2型含此鍵）此6個鍵不受“多任務重配置”電路控制，由于鍵信號速度慢，所以其鍵信號輸入口是全開放的，各端口定義在插座“JP8”處，可通過手動節(jié)插線的方式來實用，鍵輸出默認高電平。注意：鍵1至鍵8是由“多任務重配置”電路結構控制的，所以鍵的輸出信號沒有抖動問題，不需要在目標芯片的電路設計中加入消抖動電路，這樣，能簡化設計，迅速入門。但設計者如果希望完成鍵的消抖動電路設計練習，必須使用鍵9至鍵14來實現。（11）數碼管18/發(fā)光管D1D16 ：受“多任務重配置”電路控制，它們的連

23、線形式也需參照第二節(jié)的電路圖。（12）“時鐘頻率選擇” ：位于主系統(tǒng)的右小側，通過短路帽的不同接插方式，使目標芯片獲得不同的時鐘頻率信號。對于“CLOCK0”，同時只能插一個短路帽，以便選擇輸向“CLOCK0”的一種頻率：信號頻率范圍：0.5Hz50MHz。由于CLOCK0可選的頻率比較多，所以比較適合于目標芯片對信號頻率或周期測量等設計項目的信號輸入端。右側座分三個頻率源組，它們分別對應三組時鐘輸入端:CLOCK2、CLOCK5、CLOCK9。例如，將三個短路帽分別插于對應座的2Hz、1024Hz和12MHz，則CLOCK2、CLOCK5、CLOCK9分別獲得上述三個信號頻率。需要特別注意的

24、是，每一組頻率源及其對應時鐘輸入端，分別只能插一個短路帽。也就是說最多只能提供4個時鐘頻率輸入FPGA：CLOCK0、CLOCK2、CLOCK5、CLOCK9。（13）揚聲器：與目標芯片的“SPEAKER”端相接，通過此口可以進行奏樂或了解信號的頻率，它與目標器件的具體引腳號，應該查閱附錄第3節(jié)的表格。（14） PS/2接口：通過此接口，可以將PC機的鍵盤和/或鼠標與GW48系統(tǒng)的目標芯片相連，從而完成PS/2通信與控制方面的接口實驗，GW48-GK/PK2含另一PS/2接口，引腳連接情況參見實驗電路結構 NO.5（附圖7）。（15）VGA視頻接口：通過它可完成目標芯片對VGA顯示器的控制。詳

25、細連接方式參考附圖 7（對GW48-PK2主系統(tǒng)），或附圖13（GW48-CK主系統(tǒng)）。（16） 單片機接口器件：它與目標板的連接方式也已標于主系統(tǒng)板上：連接方式可參見附圖11。注1：對于GW48-PK2系統(tǒng)，實驗板右側有一開關，若向“TO_ FPGA”撥，將RS232通信口直接與FPGA相接；若向“TO_MCU”撥，則與89S51單片機的P30和P31端口相接。于是通過此開關可以進行不同的通信實驗，詳細連接方式可參見附圖11。平時此開關應該向“TO_MCU”撥，這樣可不影響FPGA的工作!注2：GW48-EK系統(tǒng)上的用戶單片機89C51的各引腳是獨立的（時鐘已接12MHz），沒有和其他任何電

26、路相連，實驗時必須使用連接線連接，例如，若希望89C51通過實驗板右側的RS232口與PC機進行串行通信，必須將此單片機旁的40針座（此座上每一腳恰好與89C51的對應腳相接）上的P30、P31分別與右側的TX30、RX30相接。（17） RS-232串行通訊接口：此接口電路是為FPGA與PC通訊和SOPC調試準備的?；蚴筆C機、單片機、FPGA/CPLD三者實現雙向通信。對于GW48-EK系統(tǒng)，其通信端口是與中間的雙排插座上的TX30、RX31相連的。詳細連接方式參考附圖11（對GW48-GK/PK2主系統(tǒng)），或附圖13（對GW48-CK主系統(tǒng)）。（18）“AOUT” D/A轉換 ：利用此電

27、路模塊（實驗板左下側），可以完成FPGA/CPLD目標芯片與D/A轉換器的接口實驗或相應的開發(fā)。它們之間的連接方式可參閱附圖7（實驗電路結構 NO.5）：D/A的模擬信號的輸出接口是“AOUT”，示波器可掛接左下角的兩個連接端。當使能撥碼開關8：“濾波1”時，D/A的模擬輸出將獲得不同程度的濾波效果 。注意：進行D/A接口實驗時，需打開系統(tǒng)上側的+/-12V電源開關（實驗結束后關上此電源?。?。（19）“AIN0”/“AIN1”：外界模擬信號可以分別通過系統(tǒng)板左下側的兩個輸入端“AIN0”和“AIN1”進入A/D轉換器ADC0809的輸入通道IN0和IN1，ADC0809與目標芯片直接相連。通過

28、適當設計，目標芯片可以完成對ADC0809的工作方式確定、輸入端口選擇、數據采集與處理等所有控制工作,并可通過系統(tǒng)板提供的譯碼顯示電路，將測得的結果顯示出來。此項實驗首先需參閱第二節(jié)的“實驗電路結構NO.5”有關0809與目標芯片的接口方式，同時了解系統(tǒng)板上的接插方法以及有關0809工作時序和引腳信號功能方面的資料。注意：不用0809時，需將左下角的撥碼開關的“A/D使能”和“轉換結束”打為禁止：向上撥，以避免與其他電路沖突。 ADC0809 A/D轉換實驗接插方法（如，附圖7，實驗電路結構 NO.5圖所示）：a、 左下角撥碼開關的“A/D使能”和“轉換結束”撥為使能：向下撥，即將ENABLE

29、(9)與PIO35相接；若向上撥則禁止，即則使ENABLE(9)0，表示禁止0809工作，使它的所有輸出端為高阻態(tài)。b、 左下角撥碼開關的“轉換結束”使能，則使EOC(7)PIO36，由此可使FPGA對ADC0809的轉換狀態(tài)進行測控。（20） VR1/“AIN1”：VR1電位器，通過它可以產生0V+5V 幅度可調的電壓。其輸入口是0809的IN1（與外接口AIN1相連，但當AIN1插入外輸入插頭時，VR1將與IN1自動斷開）。若利用VR1產生被測電壓，則需使0809的第25腳置高電平，即選擇IN1通道，參考“實驗電路結構NO.5”。（21） AIN0的特殊用法 ：系統(tǒng)板上設置了一個比較器電路

30、，主要以LM311組成。若與D/A電路相結合，可以將目標器件設計成逐次比較型A/D變換器的控制器件參考“實驗電路結構NO.5”。（22） 系統(tǒng)復位鍵：此鍵是系統(tǒng)板上負責監(jiān)控的微處理器的復位控制鍵，同時也與接口單片機和LCD控制單片機的復位端相連。因此兼作單片機的復位鍵。（23）下載控制開關 ：（僅GW48GK/PK型含此開關）在系統(tǒng)板的左側的開關。當需要對實驗板上的目標芯片下載時必須將開關向上打（即“DLOAD”）；而當向下打（LOCK）時，將關閉下載口，這時可以將下載并行線拔下而作它用（這時已經下載進FPGA的文件不會由于下載口線的電平變動而丟失）；例如拔下的25芯下載線可以與其他適配板上的

31、并行接口相接，以完成類似邏輯分析儀方面的并行通信實驗。（24） 跳線座SPS ：短接“T_F”可以使用“在系統(tǒng)頻率計”。頻率輸入端在主板右側標有“頻率計”處。模式選擇為“A”。短接“PIO48”時，信號PIO48可用，如實驗電路結構圖NO.1中的PIO48。平時應該短路“PIO48”。（25）目標芯片萬能適配座CON1/2 ：在目標板的下方有兩條80個插針插座（GW48-CK系統(tǒng)），其連接信號如附圖1所示，此圖為用戶對此實驗開發(fā)系統(tǒng)作二次開發(fā)提供了條件。對于GW48-GK/PK2/EK系統(tǒng)，此適配座在原來的基礎上增加了20個插針，功能大為增強。增加的20插針信號與目標芯片的連接方式可參考“實驗

32、電路結構NO.5”、附圖11和第3節(jié)表格。GW48-EK系統(tǒng)中此20的個插針信號全開放。（26）左下撥碼開關 ：（僅GK/PK2/EK型含此開關）撥碼開關的詳細用法可參考實驗電路結構 NO.5圖（附圖7）。（27）上撥碼開關 ：（僅GK/PK2型含此開關）是用來控制數碼管作掃描顯示用的。當要將8個數碼管從原來的重配置可控狀態(tài)下向掃描顯示方式轉換時，可以將此撥碼開關全部向下撥，然后將左下側的撥碼開關的“DS8使能”向上撥。這時，由這8個數碼管構成的掃描顯示電路可附圖12。（28）ispPAC下載板 ：對于GW48-GK系統(tǒng)，其右上角有一塊ispPAC模擬EDA器件下載板，可用于模擬EDA實驗中對

33、ispPAC10/20/80等器件編程下載用，詳細方法請看光盤中：“模擬EDA實驗演示”的POWER POINT。（29）8X8數碼點陣 ：（僅GW48-GK型含此）在右上角的模擬EDA器件下載板上還附有一塊數碼點陣顯示塊，是通用共陽方式，需要16根接插線和兩根電源線連接。詳細方法請看“實驗演示”的POWER POINT。（30）+/-12V電源開關：在實驗板左上角。有指示燈。電源提供對象：1）與082、311及DAC0832等相關的實驗；2）模擬信號發(fā)生源；3）GW48-DSP/DSP+適配板上的D/A及參考電源；此電源輸出口可參見附圖1。平時，此電源必須關閉！（31）智能邏輯筆：（僅GK/

34、PK2型含此）邏輯信號由實驗板左側的“LOGIC PEN INPUT”輸入。測試結果：a、“高電平”：判定為大于3V的電壓；亮第1個發(fā)光管； b、“低電平”：判定為小于1V的電壓；亮第2個發(fā)光管。c、“高阻態(tài)”：判定為輸入阻抗大于100K歐姆的輸出信號；亮第3個發(fā)光管。注意，此功能具有智能化；d、“中電平”：判定為小于3V，大于1V的電壓；亮第4個發(fā)光管。e、“脈沖信號”：判定為存在脈沖信號時；亮所有的發(fā)光管。 （注意，使用邏輯筆時，clock0/clock9上不要接50MHz，以免干擾）。（30）模擬信號發(fā)生源：（GK/PK2型含此）信號源主要用于DSP/SOPC實驗及A/D高速采樣用信號源

35、。使用方法如下：a、打開+/-12V電源；b、用一插線將右下角的某一頻率信號（如65536Hz）連向單片機上方插座“JP18”的INPUT端；c、這時在“JP17”的OUTPUT端及信號掛鉤“WAVE OUT”端同時輸出模擬信號，可用示波器顯示輸出模擬信號（這時輸出的頻率也是65536Hz）；e、實驗系統(tǒng)右側的電位器上方的3針座控制輸出是否加入濾波：向左端短路加濾波電容；向右短路斷開濾波電容；f、此電位器是調諧輸出幅度的，應該將輸出幅度控制在0-5V內。（32）JP13選擇VGA輸出：（僅GW48-GK/PK2含此）。將“ENBL”短路，使VGA輸出顯示使能；將“HIBT”短路，使VGA輸出顯

36、示禁止，這時可以將來自外部的VGA顯示信號通過JP12座由VGA口輸出。此功能留給SOPC開發(fā)。（33）FPGA與LCD連接方式：（僅PK2型含此）。由附圖11的實驗電路結構圖COM可知，默認情況下，FPGA是通過89C51單片機控制LCD液晶顯示的，但若FPGA中有Nios嵌入式系統(tǒng)，則能使FPGA直接控制LCD顯示。方法是拔去此單片機（在右下側），用連線將座JP22/JP21（LCD顯示器引腳信號）各信號分別與座JP19/JP20（FPGA引腳信號）相連接即可。針對目標器件的型號，查表鎖定引腳后，參考.gwdvpbH128X64液晶顯示使用說明.doc 即可。 （34）JP23使用說明：（

37、僅GW48-GK/PK2型含此）。單排座JP23有3個信號端，分別來自此單片機的I/O口。（35）使用舉例： 若模式鍵選中了“實驗電路結構圖NO.1”，這時的GW48系統(tǒng)板所具有的接口方式變?yōu)椋篎PGA/CPLD端口PI/O3128（即PI/O31、PI/O30、PI/O29、PI/O28）、PI/O2724、PI/O2320和PI/O1916 ，共4組4位二進制I/O端口分別通過一個全譯碼型7段譯碼器輸向系統(tǒng)板的7段數碼管。這樣，如果有數據從上述任一組四位輸出，就能在數碼管上顯示出相應的數值，其數值對應范圍為： FPGA/CPLD輸出000000010010 1100110111101111

38、 數 碼 管 顯 示 0 1 2 C D E F端口I/O3239分別與8個發(fā)光二極管D8D1相連，可作輸出顯示，高電平亮。還可分別通過鍵8和鍵7，發(fā)出高低電平輸出信號進入端口I/049和48 ；鍵控輸出的高低電平由鍵前方的發(fā)光二極管D16和D15顯示，高電平輸出為亮。此外，可通過按動鍵4至鍵1，分別向FPGA/CPLD的PIO0PIO15輸入4位16進制碼。每按一次鍵將遞增1，其序列為1，2，9，A，F。注意，對于不同的目標芯片，其引腳的I/O標號數一般是同GW48系統(tǒng)接口電路的“PIO”標號是一致的（這就是引腳標準化），但具體引腳號是不同的，而在邏輯設計中引腳的鎖定數必須是該芯片的具體的引

39、腳號。具體對應情況需要參考第3節(jié)的引腳對照表。 第二節(jié) 實驗電路結構圖1實驗電路信號資源符號圖說明結合附圖2，以下對實驗電路結構圖中出現的信號資源符號功能作出一些說明： (1）附圖2-1a是16進制7段全譯碼器，它有7位輸出，分別接7段數碼管的7個顯示輸入端：a、b、c、d、e、f和g；它的輸入端為D、C、B、A，D為最高位，A為最低位。例如，若所標輸入的口線為PIO1916，表示PIO19接D、18接C、17接B、16接A。附圖2 實驗電路信號資源符號圖 (2）附圖2-1b是高低電平發(fā)生器，每按鍵一次，輸出電平由高到低、或由低到高變化一次，且輸出為高電平時，所按鍵對應的發(fā)光管變亮，反之不亮。

40、 (3)附圖2A-1c是16進制碼（8421碼）發(fā)生器，由對應的鍵控制輸出4位2進制構成的1位16進制碼，數的范圍是00001111，即H0至HF。每按鍵一次，輸出遞增1，輸出進入目標芯片的4位2進制數將顯示在該鍵對應的數碼管上。 (4）直接與7段數碼管相連的連接方式的設置是為了便于對7段顯示譯碼器的設計學習。以圖NO.2為例，如圖所標“PIO46-PIO40接g、f、e、d、c、b、a”表示PIO46、PIO45.PIO40分別與數碼管的7段輸入g、f、e、d、c、b、a相接。 (5）附圖2-1d是單次脈沖發(fā)生器。每按一次鍵，輸出一個脈沖，與此鍵對應的發(fā)光管也會閃亮一次，時間20ms。 （6

41、）附圖2-1e是琴鍵式信號發(fā)生器，當按下鍵時，輸出為高電平，對應的發(fā)光管發(fā)亮；當松開鍵時，輸出為高電平，此鍵的功能可用于手動控制脈沖的寬度。具有琴鍵式信號發(fā)生器的實驗結構圖是NO.3。2 各實驗電路結構圖特點與適用范圍簡述 （1）結構圖NO.0：目標芯片的PIO19至PIO44共8組4位2進制碼輸出，經外部的7段譯碼器可顯示于實驗系統(tǒng)上的8個數碼管。鍵1和鍵2可分別輸出2個四位2進制碼。一方面這四位碼輸入目標芯片的PIO11PIO8和PIO15PIO12，另一方面，可以觀察發(fā)光管D1至D8來了解輸入的數值。例如，當鍵1控制輸入PIO11PIO8的數為HA時，則發(fā)光管D4和D2亮，D3和D1滅。

42、電路的鍵8至鍵3分別控制一個高低電平信號發(fā)生器向目標芯片的PIO7至PIO2輸入高電平或低電平，揚聲器接在“SPEAKER”上，具體接在哪一引腳要看目標芯片的類型，這需要查第3節(jié)的引腳對照表。如目標芯片為FLEX10K10，則揚聲器接在“3”引腳上。目標芯片的時時鐘輸入未在圖上標出，也需查閱第3節(jié)的引腳對照表。例如，目標芯片為XC95108，則輸入此芯片的時鐘信號有CLOCK0至CLOCK9，共4個可選的輸入端，對應的引腳為65至80。具體的輸入頻率，可參考主板頻率選擇模塊。此電路可用于設計頻率計，周期計，計數器等等。 (2)結構圖NO.1：適用于作加法器、減法器、比較器或乘法器等。例如，加法

43、器設計，可利用鍵4和鍵3輸入8 位加數；鍵2和鍵1輸入8位被加數，輸入的加數和被加數將顯示于鍵對應的數碼管4-1，相加的和顯示于數碼管6和5；可令鍵8控制此加法器的最低位進位。 (3)結構圖NO.2：可用于作VGA視頻接口邏輯設計，或使用數碼管8至數碼管5共4個數碼管作7段顯示譯碼方面的實驗；而數碼管4至數碼管1，4個數碼管可作譯碼后顯示，鍵1和鍵2可輸入高低電平。 (4)結構圖NO.3：特點是有8個琴鍵式鍵控發(fā)生器，可用于設計八音琴等電路系統(tǒng)。也可以產生時間長度可控的單次脈沖。該電路結構同結構圖NO.0一樣，有8個譯碼輸出顯示的數碼管，以顯示目標芯片的32位輸出信號，且8個發(fā)光管也能顯示目標

44、器件的8位輸出信號。 (5）結構圖NO.4：適合于設計移位寄存器、環(huán)形計數器等。電路特點是，當在所設計的邏輯中有串行2進制數從PIO10輸出時，若利用鍵7作為串行輸出時鐘信號，則PIO10的串行輸出數碼可以在發(fā)光管D8至D1上逐位顯示出來，這能很直觀地看到串出的數值。(6)結構圖NO.5：此電路結構有較強的功能，主要用于目標器件與外界電路的接口設計實驗。主要含以9大模塊： 1普通內部邏輯設計模塊。在圖的左下角。此模塊與以上幾個電路使用方法相同，例如同結構圖NO.3的唯一區(qū)別是8個鍵控信號不再是琴鍵式電平輸出，而是高低電平方式向目標芯片輸入。此電路結構可完成許多常規(guī)的實驗項目。 2RAM/ROM

45、接口。在圖左上角，此接口對應于主板上，有1個32腳的DIP座，在上面可以插RAM，也可插ROM（僅GW48-GK/PK系統(tǒng)包含此接口）例如：RAM：628128；ROM：27C020、27C040、29C040等。此32腳座的各引腳與目標器件的連接方式示于圖上，是用標準引腳名標注的，如PIO48（第1腳）、PIO10（第2腳）、OE控制為PIO62等等。注意，RAM/ROM的使能CS1由主系統(tǒng)左邊的撥碼開關“1”控制。對于不同的RAM或ROM，其各引腳的功能定義不盡一致，即，不一定兼容，因此在使用前應該查閱相關的資料，但在結構圖的上方也列出了部分引腳情況，以資參考。3VGA視頻接口。 4兩個PS/2鍵盤接口。注意，對于GW48-CK系統(tǒng)，只有1個，連接方式是下方的PS/2口。5A/D轉換接口。 6D/A轉換接口。 7L