ASIC的器件編程實(shí)現(xiàn)方法

1、第九章 ASIC的器件編程實(shí)現(xiàn)方法對于數(shù)量較大的專用集成電路, 采用版圖設(shè)計(jì)的方法進(jìn)行批量生產(chǎn)較為合適。但當(dāng)所要ASIC的數(shù)量較小, 或者僅僅是為某些樣機(jī)研制幾個(gè)樣片, 那么,在電路規(guī)模許可的情況下, 用可編程器件的方法來實(shí)現(xiàn), 將是更易被接受的選擇?？删幊唐骷且粋€(gè)統(tǒng)稱, 它包括可編程ROM系列、可編程邏輯器件(PLD)系列以及規(guī)模和功能都大大上了一個(gè)檔次的現(xiàn)場可編程門陣列(FPGA)系列?？删幊唐骷木幊谭椒梢苑殖蓛深? 即工廠的掩膜編程方法和用戶的現(xiàn)場編程方法?？删幊蘎OM系列中的ROM和可編程邏輯器件中的PLA就屬于前者, 而其余的都屬于后者。由于用戶現(xiàn)場編程方法有著十分明顯的優(yōu)越性

2、, 因此具有十分強(qiáng)大的生命力和發(fā)展?jié)摿Α?9-1可編程只讀存儲(chǔ)器系列由只讀存儲(chǔ)器(Read Only Memory)發(fā)展起來的可編程只讀存儲(chǔ)器, 自問世以來, 其家族成員就在不斷地發(fā)展壯大、推陳出新, 形成了一個(gè)器件系列, 是使用最早、而又被使用至今的倍受歡迎的可編程器件。其家族成員除了大家都已很熟悉的ROM外, 主要包括PROM、EPROM、EEPROM ( E2PROM ) 等。下面就來介紹它們的基本結(jié)構(gòu)和工作原理。 9-1-1 PROM ( Programmable ROM )如前所述, PROM的發(fā)展前身來自于只讀存儲(chǔ)器ROM, 所不同的是, ROM需要工廠掩膜編程而PROM是可以用戶

3、現(xiàn)場編程的。PROM通常為雙極型結(jié)構(gòu), 有熔絲型和結(jié)破壞型兩種。出廠時(shí)均為全“0” ( 或全“1” ) 的ROM陣列, 用戶可根據(jù)需要, 在自己的工作現(xiàn)場用電的方法對其進(jìn)行“寫入”操作, 寫入的數(shù)據(jù)為不可改變的永久性信息。因此PROM也被稱為“一次性可編程只讀存儲(chǔ)器”。圖9-1為熔絲型PROM陣列中晶體管的工作結(jié)構(gòu)示意圖。陣列中每一個(gè)雙極型晶體管的發(fā)射極都通過一根熔絲接地, 當(dāng)“字線” 被選中時(shí)( 即“字線”上加一高電平) , 晶體管導(dǎo)通, 集電極( 也就是“位線”) 有一低電平輸出, 這象征著PROM的每一位都存儲(chǔ)著一個(gè)“0”。當(dāng)用戶要將自己的0、1數(shù)據(jù)寫入該器件時(shí), 只要將準(zhǔn)備寫入“1”的

4、那些晶體管通入一個(gè)大電流( 比如200mA), 將發(fā)射極上的熔絲燒斷, 這樣, 當(dāng)“字線”再次被選中時(shí), 這些晶體管就無法導(dǎo)通, 集電極“位線”上就會(huì)獲得高電平, 相當(dāng)于在這些“位”上存儲(chǔ)了“1”數(shù)據(jù)。因此, 寫PROM的過程有時(shí)也被稱為是“燒”的過程。圖9-2 是結(jié)破壞型PROM的單元結(jié)構(gòu)示意圖。它由一對背靠背的晶體二極管組成, 當(dāng)“字線”被選中( 加一高電平) 時(shí), 由于下面那只二極管處于反偏截止?fàn)顟B(tài), 使得該支路沒有電流流過, 因此“位線”處于低電平, 這當(dāng)于所有這些位上都存儲(chǔ)的是“0”信息。當(dāng)用戶需要向這種PROM中寫入自己的數(shù)據(jù)時(shí), 只需用恒流源將那些準(zhǔn)備寫入“1”信息的位的反偏二極

5、管擊穿, 這樣, 如果字線再次被選中, 二極管支路中處于正偏的那只二極管中就會(huì)有電流流過, 位線就會(huì)獲得高電平, 相當(dāng)于“1”電平被存儲(chǔ)了進(jìn)去。圖9-1熔絲型PROM單元結(jié)構(gòu) 圖9-2 結(jié)破壞型PROM單元結(jié)構(gòu)不論是熔絲型PROM還是結(jié)破壞型PROM, 由于熔絲的燒斷和二極管的擊穿都是不可逆的物理行為, 因此, PROM中的數(shù)據(jù)是一次寫入, 永久保存的, 是不可改寫的一次性器件。這一特點(diǎn)與下面將要介紹的“可擦除式”PROM完全不同。 9-1-2 EPROM (Erasable Programmable ROM)可擦除式PROM采用的是具有可逆工作機(jī)理的“浮柵雪崩注入MOS電路”,如圖9-3所示

6、。圖中, MOS管的源極S接位線(B), 漏極D接字線(W), 柵極G不外接。這種柵極與普通MOS管的柵極不同, 它是做在絕緣體內(nèi)部的“浮柵”(柵的電平可浮動(dòng))。浮柵平時(shí)不帶電荷, 相應(yīng)地, MOS管內(nèi)沒有感生導(dǎo)電溝道。當(dāng)字線加有高電平(字線被選中)時(shí), 源漏極之間是絕緣的, 也就是說位線上獲得的將是低電平。當(dāng)用戶要寫入“1”數(shù)據(jù)時(shí), 首先在相應(yīng)MOS管的D端加上一個(gè)相當(dāng)高的電壓, 足以使漏極和接地的襯底之間反偏至雪崩擊穿發(fā)生,這時(shí)會(huì)有部分正電荷在隧道效應(yīng)的影響下穿過極薄的絕緣層到達(dá)浮柵,并在浮柵上積聚起來。當(dāng)D端的高壓撤去后, 這些存留在浮柵上的正電荷就會(huì)在襯底上感應(yīng)出相應(yīng)的負(fù)電荷, 形成反

7、型層溝道, 使MOS管的源漏極導(dǎo)通。不難分析, 當(dāng)這些MOS管的字線再次被選中時(shí), S端的位線上獲得的將是高電平“1”。圖9-3浮柵雪崩注入MOS管 圖 9-4疊柵MOS管結(jié)構(gòu)由于雪崩擊穿現(xiàn)象是可以多次發(fā)生的( 前提是要適當(dāng)控制使管子不致燒毀), 因此只要能使浮柵上的電荷跑掉, MOS管源漏極之間的溝道就會(huì)消失, 管子就可回到原始狀態(tài), 這相當(dāng)于擦除了原有寫入信息, PROM又可以重新使用了。紫外光的照射可以使浮柵上的電荷獲得能量, 穿過絕緣層, 跑回襯底。因此, 這樣的PROM被稱為是(光)可擦除式PROM。 9-1-3 EEPROM (Electrical Erasable Program

8、mable ROM)EEPROM亦即E2PROM, 它與普通浮柵MOS管不同的是在浮柵上部又增加了一個(gè)控制柵極, 形成“疊柵”結(jié)構(gòu), 如圖9-4所示。若在源漏間施加高壓的同時(shí), 也在Ge上附加一個(gè)高壓, 以加速電子的運(yùn)動(dòng), 則部分獲得高能量的電子就會(huì)越過絕緣層而被浮柵俘獲。當(dāng)高壓消失后, 注入浮柵的電子由于處于絕緣層的包圍之中, 不會(huì)泄漏。這種注入電子的疊柵管, 由于浮柵電子的屏蔽作用, 具有較高的閾值電壓, VT 10V。也就是說, 為了讓這種MOS管形成導(dǎo)電溝道, Ge上要加非常高的開啟電壓。而那些沒有注入電子的疊柵管, VT 2V, 在正常的電路工作電壓下( D和Ge為5V), 即可處于

9、導(dǎo)通狀態(tài), 記為“1”狀態(tài)。高閾值電壓的管子不能導(dǎo)通, 仍為斷開狀態(tài), 記為“0”狀態(tài)。這就是對E2PROM進(jìn)行“寫入”的過程?！安脸睍r(shí), 源漏間施加高壓, 而Ge加0V電壓, 這種狀態(tài)與普通浮柵MOS管類似, 所以雪崩現(xiàn)象發(fā)生, 空穴(正電荷) 被注入浮柵而中和電子, 浮柵消除了電子, 存儲(chǔ)單元由“0”變?yōu)椤?”。 9-2可編程邏輯器件可編程邏輯器件 (Programmable Logic Devices ) 簡稱PLD, 包括可編“與”邏輯、可編“或”邏輯的PLA器件, 可編“與”邏輯、固定“或”邏輯的PAL器件, 以及在PAL基礎(chǔ)上發(fā)展起來的、I/O端口亦可編程的GAL器件。下面就分述

10、如下: 9-2-1可編程邏輯陣列PLAPLA是Programmable Logic Array 的縮寫。根據(jù)布爾代數(shù)理論, 任何組合邏輯的邏輯功能最終都可以轉(zhuǎn)化為“與”之“或”的邏輯表達(dá)形式來實(shí)現(xiàn), F = AB + CD + 就是“與”之“或”的邏輯表達(dá)形式的例子。據(jù)此, 人們可以設(shè)計(jì)出這樣的一種通用結(jié)構(gòu): 首先用A、B、C、D等諸如此類的輸入變量( 以及它們的反變量) 構(gòu)成一個(gè)能完成“與”邏輯功能的“與”陣列, 然后用“與”的結(jié)果, 也就是“與”陣列的輸出來構(gòu)成一個(gè)能完成“或”邏輯功能的“或”陣列。這樣, 在“或”陣列的輸出端, 我們就不難得到預(yù)期的邏輯結(jié)果了。圖 9-5向我們揭示了這樣的

11、一種可編程結(jié)構(gòu)。圖9-5陣列中的每一只MOS晶體管, 其柵極都有兩種狀態(tài), 要么開引線孔,使柵極與外面的金屬線相連, 要么不開引線孔, 外面的金屬連線無法對該MOS管進(jìn)行控制。這樣,當(dāng)金屬連線在輸入變量的控制下變成高電平時(shí), 所有MOS管都會(huì)處于兩種狀態(tài)中的一種: 要么受柵極高電平的控制導(dǎo)通, 輸出低電平“0”,要么不受控制, 輸出高電平“1”。“與”陣的輸出結(jié)果傳到“或”陣的輸入后, 在同樣的工作機(jī)制下, 在“或”陣的輸出端得到想要的計(jì)算結(jié)果。根據(jù)圖9-5柵極的連接情況,可得到下列邏輯功能:p1 = p2 = p3 = OR矩陣AND矩陣圖 9-5PLA結(jié)構(gòu)由于對柵極進(jìn)行選擇性開引線孔的過程

12、實(shí)際上就是對電路進(jìn)行編程的過程, 而引線孔開與不開, 只能通過芯片生產(chǎn)過程中的掩膜板加以控制。因此PLA器件是一種工廠掩膜編程的器件, 與其它需要掩膜板的ASIC芯片設(shè)計(jì)生產(chǎn)情況相比, PLA器件具有如下的一些優(yōu)缺點(diǎn):PLA的主要優(yōu)點(diǎn):設(shè)計(jì)成本低 - 用戶只需定制一塊引線孔掩膜板即可。設(shè)計(jì)周期短 - 定制的引線孔掩膜板的數(shù)據(jù)很容易通過計(jì)算機(jī)自動(dòng)生成。用戶輸入布爾方程式或邏輯狀態(tài)表, 計(jì)算機(jī)經(jīng)過布爾最小化處理, 優(yōu)化邏輯表達(dá)式, 減少乘積項(xiàng), 即可轉(zhuǎn)化為所要的PLA版圖數(shù)據(jù)了。設(shè)計(jì)驗(yàn)證易 - 只需檢查柵極的連接情況是否正確即可。PLA的主要缺點(diǎn):芯片面積大 - 因?yàn)椴徽撌菍τ凇芭c”陣列還是“或”

13、陣列, 作為輸入變量的原變量和反變量都必須給予保留, 這就使得器件的利用率很低, 一般只有50%左右。工作速度低 - 因?yàn)椴捎玫氖禽^大規(guī)模的矩陣形式, 連線較長, 特別是當(dāng)輸入變量個(gè)數(shù)較多時(shí)。與其它實(shí)現(xiàn)方式相比, PLA的工作速度較低。 9-2-2可編程陣列邏輯PAL七十年代末, 人們根據(jù)對大量PLA應(yīng)用實(shí)例的分析, 提出可編“與”陣列加固定“或”陣列的方案, 并認(rèn)為在通常情況下,“或”陣列輸入端pi的個(gè)數(shù) ( 即乘積項(xiàng)數(shù)) 只要六個(gè)就足夠了。同時(shí), 參照PROM的現(xiàn)場編程技術(shù), 一改“掩膜編程”這種需要廠方介入的傳統(tǒng)方法, 讓設(shè)計(jì)者可自己“燒”邏輯。比如事先將所有晶體管的某一個(gè)極接觸都做成熔

14、絲型連接的, 用計(jì)算機(jī)產(chǎn)生的編程數(shù)據(jù), 對那些不需連接的極通上大電流燒斷, 即可實(shí)現(xiàn)編程。這一方法即為可編程陣列邏輯PAL( Programmable Array Logic ), 它結(jié)合了PLA技術(shù)編程靈活( 邏輯功能強(qiáng)) 和PROM技術(shù)編程容易(無需掩膜、成本低) 的優(yōu)點(diǎn), 且“或”矩陣固定, 使器件結(jié)構(gòu)減小、速度加快, 彌補(bǔ)了PLA的不足。 9-2-3通用陣列邏輯GAL八十年代初又發(fā)明了GAL (Generic Array Lagic ) 器件, 使PLD進(jìn)入了一個(gè)新階段。GAL除了同PAL一樣, 采用可編程“與”陣列、固定“或”陣列的結(jié)構(gòu)之外, 還采用了相當(dāng)于EEPROM所采用的疊柵工

15、藝, 因而是“電可擦寫”的。這一性能使得GAL與一次性的PLA、PAL器件不同, 可反復(fù)擦寫, 用以實(shí)現(xiàn)不同的邏輯編程。這對專用電路開發(fā)研制階段資源的重復(fù)利用很有好處。另外, GAL的輸出端也設(shè)計(jì)成可編程的宏單元結(jié)構(gòu), 通過對若干個(gè)變量的控制, 可將輸出設(shè)置成組合邏輯輸出、時(shí)序邏輯輸出、三態(tài)輸出及雙向輸入/輸出等等。 GAL器件的實(shí)際編程操作分兩步進(jìn)行( PAL器件也是如此), 這就是軟件編程和硬件編程。軟件編程是通過計(jì)算機(jī)將待實(shí)現(xiàn)的布爾表達(dá)式或邏輯描述, 編譯成可寫入GAL的編程文件 - 統(tǒng)一格式的JEDEC文件, 再送入硬件編程器, 完成對GAL的物理編程。目前, GAL器件的不足之處在于

16、: 規(guī)模限制在2000門以下, 門的平均利用率只有30% - 50%。為此, PLD廠家都在致力于結(jié)構(gòu)的改進(jìn)和創(chuàng)新, 八十年代中后期人們曾預(yù)期: PLD器件的性能將隨著芯片工藝技術(shù)和編程工具的發(fā)展以及新結(jié)構(gòu)的提出而有新的突破。現(xiàn)場可編程門陣列FPGA( Field Programmable Gate Array) 技術(shù)就正是應(yīng)驗(yàn)了這一預(yù)言的新的突破。 9-3現(xiàn)場可編程門陣列現(xiàn)場可編程門陣列FPGA器件自八十年代末、九十年代初問世以來, 立即顯示了其強(qiáng)大的生命力和廣闊的應(yīng)用前景。這首先應(yīng)歸功于它大容量的規(guī)模可滿足絕大多數(shù)專用電路甚至系統(tǒng)設(shè)計(jì)的需要; 其次, 它最先進(jìn)的工藝可保證高要求電路或系統(tǒng)性

17、能的實(shí)現(xiàn); 第三, 完備的開發(fā)工具可將用戶的設(shè)計(jì)從電路圖輸入到邏輯仿真驗(yàn)證到電路的最終物理實(shí)現(xiàn)集成化到一臺普通的PC機(jī)上。這些特點(diǎn)使得廣大的系統(tǒng)設(shè)計(jì)人員在進(jìn)行樣片的研制時(shí)如魚得水, 得心應(yīng)手。既解決了生疏的版圖設(shè)計(jì)的煩惱, 也降低了樣片樣機(jī)的試制成本, 更由于計(jì)算機(jī)全自動(dòng)的電路實(shí)現(xiàn)功能而大大縮短了設(shè)計(jì)周期, 贏得寶貴的時(shí)間。美國的Xilinx 和Actel 是最早推出FPGA系列產(chǎn)品的公司。 9-3-1FPGA的結(jié)構(gòu)現(xiàn)場可編程門陣列的結(jié)構(gòu)如圖9-6所示(本章示圖均采用Xilinx公司的產(chǎn)品)。從圖中可見, 與一般半定制門陣列的單元結(jié)構(gòu)不同, FPGA的基本單元由三類模塊組成, 一類是被稱之為C

18、LB ( Configurable Logic Block) 的可構(gòu)造的邏輯模塊, 它的功能是實(shí)現(xiàn)各種邏輯操作,由組合邏輯部件、D觸發(fā)器、多路選擇器組成, 其內(nèi)部結(jié)構(gòu)見圖9-7; 第二類是開關(guān)矩陣( Switching Matrix ) 模塊, 它的功能是完成復(fù)雜的內(nèi)連線網(wǎng)絡(luò)連接, 其內(nèi)部結(jié)構(gòu)見圖9-8。第三類是輸入/輸出模塊( I/O Block ), 可根據(jù)需要實(shí)現(xiàn)輸入、輸出、雙向、延遲、三態(tài)等各種輸入/輸出功能, 其內(nèi)部結(jié)構(gòu)見圖9-9。除了以上三種基本模塊之外, 還有許多起輔助作用的元器件和連線, 如PIPs - Programmble Interconnect Points 可編程的內(nèi)

19、連點(diǎn)BIBs - Bidirectional Interconnect Buffers 雙向內(nèi)連緩沖器VLL - Vertical Long Line 垂直長線, 在垂直方向起快速通道作用HLL- Horizontal Long Line 水平長線, 在水平方向起快速通道作用以及三態(tài)緩沖器( 3 - State Buffer)、全局網(wǎng)絡(luò)( Global Net )等等, 均見圖9-10。目前, 商品化的FPGA產(chǎn)品很多, 且各有特點(diǎn)。比如Xilinx公司的產(chǎn)品, 它的FPGA芯片由一塊EPROM驅(qū)動(dòng), 所有的ASIC設(shè)計(jì)數(shù)據(jù)都寫入EPROM而不是直接寫入FPGA芯片。將這塊EPROM與FPGA

20、芯片相連, 工作時(shí), 在通電的瞬間, 先由EPROM將其內(nèi)部的設(shè)計(jì)數(shù)據(jù)灌入FPGA, 形成具體的工作電路, 完成ASIC的特定功能。斷電后, FPGA芯片上的這些數(shù)據(jù)自然丟失, 又變成一塊通用的FPGA芯片, 可移作它用。Actel 公司的芯片卻是一次性的, 它將采用反熔絲技術(shù)的PROM做在FPGA芯片內(nèi)部, 這樣工作時(shí)可不必額外拖帶一塊EPROM電路,因此是各有千秋。Xilinx公司的產(chǎn)品可分幾個(gè)系列, 最早是2000系列、3000系列, 后來又推出4000系列等。不同的系列代表著不同的芯片結(jié)構(gòu), 也體現(xiàn)了結(jié)構(gòu)設(shè)計(jì)與芯片加工工藝技術(shù)不斷進(jìn)步的時(shí)代脈搏。對于同一種系列, 由于芯片規(guī)模的不同,

21、產(chǎn)品還可分為不同的名稱, 比如3000系列中的XC3020、XC3042、XC3090就分別代表了2000門的規(guī)模、4200門的規(guī)模CLB I/O B SM INTERCONNECT圖9-6 FPGA的芯片結(jié)構(gòu)和9000門的規(guī)模。更進(jìn)一步, 對于同一種名稱的產(chǎn)品, 由于采用的封裝形式的不同, 管腳數(shù)的不同, 以及工作頻率的不同等, 還可以冠以不同的型號, 比如XC3042-70PC84C, XC3042-100PC84C就分別代表了70MHz工作頻率和100MHz工作頻率、扁平封裝、84管腳的器件。表9-1給出了XC4000系列芯片結(jié)構(gòu)的詳細(xì)說明圖9-7 可構(gòu)造的邏輯模塊CLB 每一個(gè)CLB包

22、含一個(gè)組合邏輯單元；兩個(gè)觸發(fā)器和一個(gè)由可編程存儲(chǔ)器控制的功能多路選擇器。它有：5個(gè)邏輯變量輸入端.a, .b, .c, .d,和.e 1個(gè)數(shù)據(jù)直接輸入端.di 1個(gè)使能時(shí)鐘.en 1個(gè)時(shí)鐘（可反相的）.k 1個(gè)異步復(fù)位端.rd 2個(gè)輸出端.x和.y 9-3-2FPGA的優(yōu)點(diǎn)現(xiàn)場可編程門陣列, 這一名稱實(shí)際上反映了FPGA的本質(zhì)特點(diǎn), 即它是現(xiàn)場可編程器件與門陣列結(jié)構(gòu)的一個(gè)有機(jī)結(jié)合, 因此它應(yīng)該具有這兩種技術(shù)的共同優(yōu)勢與特點(diǎn)。從前面的敘述可知, 作為現(xiàn)場可編程器件,它有如下一些優(yōu)點(diǎn):不需工廠介入, 用戶可在自己的工作現(xiàn)場實(shí)現(xiàn)編程, 設(shè)計(jì)周期大大縮短。不需掩膜設(shè)計(jì), 設(shè)計(jì)方法簡單易學(xué), 很受系統(tǒng)設(shè)

23、計(jì)師的歡迎。屬于標(biāo)準(zhǔn)產(chǎn)品, 要多少用多少, 不會(huì)有用戶產(chǎn)品的庫存積壓。圖 9-8 開關(guān)陣列SM及其連接作用具有可擦除性, 發(fā)現(xiàn)錯(cuò)誤隨時(shí)改正, 降低樣品研制成本。但它同樣具有一些弱點(diǎn), 比如:有限的結(jié)構(gòu), 以單管為基本編程單元, 編程不夠靈活。密度低, 芯片面積的利用率不高。由于結(jié)構(gòu)所限, 電路的性能不可能很高。開發(fā)工具較原始。與此相反, 門陣列結(jié)構(gòu)卻有著完全不同的特點(diǎn)。優(yōu)點(diǎn)如下:以可以獨(dú)立完成邏輯功能的門為基本單元, 既靈活又使功能大大增強(qiáng)。密度相對較高, 芯片面積的利用率較為合理。電路性能較好。具有先進(jìn)的開發(fā)工具(如電路的邏輯仿真, 全自動(dòng)的布局布線等等)。門陣列的缺點(diǎn)如下:需要工廠介入。設(shè)

24、計(jì)制造周期較長。一次性投入成本較高。產(chǎn)品會(huì)有庫存積壓。FPGA繼承了現(xiàn)場可編程器件與門陣列的上述優(yōu)點(diǎn), 克服了彼此的不足, 圖9-11 即反映了它們的這樣一種關(guān)系。圖9-9 輸入/輸出模塊I/O BLOCK 圖9-10 FPGA的內(nèi)部細(xì)節(jié)視圖表9-1 XC4000系列的芯片結(jié)構(gòu)說明DeviceXC4002A4003/3A4004A4005/5A4006400840104013Gates2000300040005000600080001000013000CLBs(Row*Col)64(8*8)100 (10*10)144(12*12)196(14*14)256(16*16)324(18*18)4

25、00(20*20)576(24*24)IOBs648096112128144160192Flip-flops25636048061676893611201536HLLs1620242832364048TBUFs/HLL1012141618202226Bits/Frame106126146166186206226266Frames356428500572644716788932ProgramData37744539367300894960119792147504178096247920PROM size ( bit )373845397673048950001198321475441781362

26、47960圖9-11FPGA的優(yōu)點(diǎn) 9-3-3FPGA開發(fā)系統(tǒng)的操作實(shí)例用FPGA的方法小批量地實(shí)現(xiàn)ASIC樣片, 是非常方便與快捷的。它只需要一臺安裝了相應(yīng)開發(fā)系統(tǒng)的PC機(jī)及配套的硬件讀寫器即可。現(xiàn)以Xilinx公司的FPGA開發(fā)系統(tǒng)Xilinx foundation Series為例, 介紹專用電路的實(shí)現(xiàn)方法。將設(shè)計(jì)輸入計(jì)算機(jī)可以有文本描述（VHDL）法與電路圖（Schematic）法。現(xiàn)以Schematic法為例，介紹整個(gè)設(shè)計(jì)過程。1、 用Xilinx foundation Series 開始新的設(shè)計(jì)：1） 在WINDOWS界面下，啟動(dòng)Xilinx Foundation Series：

27、Start- Programs - Xilinx Foundation Series- Xilinx Foundation Project Manager。進(jìn)入Xilinx foundation Series軟件的集成化環(huán)境。2） 選擇Create a New Project，填寫對話框：在Name 輸入框里面輸入“mycount”,這將是你的計(jì)數(shù)器設(shè)計(jì)項(xiàng)目名稱。在Directory 輸入框里面輸入你的工作目錄。在Type 類型框里選擇“XACT step M1”。將 Family,Part和Speed分別改成“XC4000XL”，“4010XLPC84-3”和“3”。 3） 單擊，一新的設(shè)計(jì)

28、項(xiàng)目創(chuàng)建成功。單擊右側(cè)的Schematic Editor 按鈕，電路圖編輯器就會(huì)出現(xiàn)。2、繪制電路圖1）首先，單擊Symbols Toolbox 圖標(biāo)，則會(huì)出現(xiàn)一個(gè)可選擇數(shù)百個(gè)符號的窗口。2）輸入X74_160。這是一個(gè)4位TTL計(jì)數(shù)器。將X74_160宏單元（圖形符號）放到電路圖上。3）繼續(xù)添加其它圖形符號：IPAD，IBUF，INV，AND2，OSC4，OBUF，OPAD等。4）將所有元件都放好后，再次單擊Symbols Toolbox圖標(biāo)，這個(gè)SC Symbols 窗口就會(huì)消失。5） 單擊Draw Wires圖標(biāo)，添加連線（WIRES）。6） 雙擊電路圖上的連線或宏單元，給他們添加或更改標(biāo)簽，將系統(tǒng)自動(dòng)給他們的命名改掉。7）給I/O PADS增加“管腳位置”屬性。雙擊每個(gè)輸入輸出壓焊塊，符號屬性對話框就會(huì)出現(xiàn)。從標(biāo)簽為A1的輸入壓焊塊開始，在NAME 處輸入“LOC”，對于管腳位置，在Description 處輸入適當(dāng)?shù)臄?shù)字。對于A1，用X40 和XSTEND板，應(yīng)該是“P7”。單擊ADD添加這個(gè)屬性。然后雙擊這個(gè)實(shí)體，以便在“LOC=P7”附近出現(xiàn)兩個(gè)星號（*）。這將使所有的屬性文字變?yōu)榭梢?。單擊APPLY，然后單擊MOVE，將這