Verilog實(shí)驗(yàn)全加器與比較器的設(shè)計(jì)

1、成績(jī):實(shí)驗(yàn)報(bào)告課程名稱： Verilog數(shù)字系統(tǒng)設(shè)計(jì)實(shí)驗(yàn)實(shí)驗(yàn)項(xiàng)目.全加器與比較器的設(shè)計(jì)姓 名：專 業(yè)：計(jì)算機(jī)科學(xué)與技術(shù)班 級(jí)：學(xué) 號(hào)：計(jì)算機(jī)科學(xué)與技術(shù)學(xué)院實(shí)驗(yàn)教學(xué)中心實(shí)驗(yàn)項(xiàng)目名稱：全加器與比較器的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?學(xué)習(xí)用Verilog HDL語(yǔ)言描述組合邏輯電路。2.學(xué)會(huì)Quartusll利用仿真與下載調(diào)試的程序方法。二、實(shí)驗(yàn)內(nèi)容利用Verilog HDL語(yǔ)言設(shè)計(jì)四位全加器和比較器。三、實(shí)驗(yàn)用設(shè)備儀器及材料硬件：計(jì)算機(jī) 軟件：Quartusll軟件四、實(shí)驗(yàn)原理及接線1. 數(shù)值比較器用途是比較兩個(gè)二進(jìn)制數(shù)的大小。一位數(shù)值比較器：比較輸入的兩個(gè)1位二進(jìn)制數(shù)A、B的大小。多位數(shù)值比較器：比較輸入的兩

2、個(gè)位二進(jìn)制數(shù) A、B的大小，比較時(shí)需從高位到低位逐位比較。B0F表是一位數(shù)值比較器的真值表。表i-i比較器真值表輸入輸出ABG（大于）E （等于）S （小于）0001001001101002. 全加器：全加器是實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)及低位來(lái)的進(jìn)位數(shù)相加 （即將三個(gè)二進(jìn)制 數(shù)相加），求得和數(shù)及向高位進(jìn)位的邏輯電路。所以全加器有三個(gè)輸入端（ Ai，Bi，Ci-1） 和兩個(gè)輸出端Si, Ci+1。真值表如下：輸入輸出AiBiCi-1SiCi0000000110010100110110010101011100111111五、實(shí)驗(yàn)程序代碼及仿真1、 比較器代碼module bijiaoqi(a,b,l,g

3、,e,ledcom);in put3:0 a,b;output l,g,e;output ledcom;reg l,g,e;always(a,b)beg ing = a>b ? 1:0;l = a<b ? 1:0;e = a=b ? 1:0;比較器結(jié)果仿真結(jié)果20.0end en dmoduleledcomk IYtlut20.0»5曲10 "tfll層132、全加器代碼module add(a,b,ci n, cout,sum); in put a,b,ci n;output cout,sum;wire a,b,ci n,cout,sum;wire w1,w2

4、,w3,w4;and u1(w1,a,b);and u2(w2,a,ci n);and u3(w3,b,ci n);or #2 u4(cout,w1,w2,w3);xor f1(w4,a,b);xor #1 f2(sum,w4,ci n);en dmodule全加器結(jié)果仿真結(jié)果六、心得與體會(huì) 通過(guò)本次實(shí)驗(yàn)，使我掌握了 Verilog 編程方法以及 熟悉了如何使用 QuartusII軟件。我了解了什么是比較器，什么是全加器，并且能夠通過(guò)編程實(shí)現(xiàn)它們。同時(shí)進(jìn)行了比較器和全加器的實(shí)驗(yàn)結(jié)果仿真。不斷的上機(jī)訓(xùn)練使我掌握了 Verilogde 上機(jī)過(guò)程，了解Verilog語(yǔ)言的使 用。從書本走到實(shí)際中進(jìn)行操作，真正實(shí)現(xiàn)了語(yǔ)言的運(yùn)用。同時(shí)，我學(xué)回了把代碼變成實(shí)際輸出，看到成