基于流水線的數(shù)字視頻色度空間轉(zhuǎn)換新方法

1、基于流水線的數(shù)字視頻色度空間轉(zhuǎn)換新方法電子技術(shù)應(yīng)用閆 瑋，謝劍斌，程江華，李沛秦 時(shí)間:2008年03月31日 字 體: 大 中 小關(guān)鍵詞:流水線技術(shù)時(shí)鐘頻率數(shù)字視頻處理設(shè)計(jì)方法最大摘要： 闡述了流水線的基本原理，提出了基于流水線的YCbCr信號(hào)到RGB信號(hào)的色度空間轉(zhuǎn)換新方法，有效地提高了嵌入式系統(tǒng)中數(shù)字視頻處理速度。關(guān)鍵詞： 流水線 FPGA VHDL 數(shù)字視頻 色度空間近年來(lái)，由于人們對(duì)數(shù)字視頻處理技術(shù)的要求不斷提高，越來(lái)越多的數(shù)字視頻處理系統(tǒng)開始采用FPGA+DSP的體系架構(gòu)。在這一架構(gòu)中，F(xiàn)PGA的作用是對(duì)視頻數(shù)據(jù)進(jìn)行較低階的預(yù)處理，如縮放、銳化、平滑、色度空間轉(zhuǎn)換等，DSP的作用是

2、在預(yù)處理的基礎(chǔ)上對(duì)視頻數(shù)據(jù)進(jìn)行高階處理，如編碼、識(shí)別等。由于數(shù)字視頻處理系統(tǒng)對(duì)實(shí)時(shí)性的要求較高，因此FPGA子系統(tǒng)的處理速度越快、處理效率越高，則預(yù)處理所需的時(shí)間就越短，DSP子系統(tǒng)就有充足的時(shí)間對(duì)視頻數(shù)據(jù)進(jìn)行更復(fù)雜的處理，系統(tǒng)的整體性能就越強(qiáng)。在設(shè)計(jì)實(shí)際的FPGA子系統(tǒng)時(shí)，提出了流水線(Pipeline)方法，有效地提升了系統(tǒng)的處理速度和執(zhí)行效率。1 流水線方法流水線處理由通常的流水作業(yè)法而來(lái)，它是指將待處理的任務(wù)分解為相互有關(guān)而又相對(duì)獨(dú)立的、可以順序執(zhí)行的子任務(wù)。也就是說(shuō)整個(gè)處理過(guò)程被劃分為一組串行連接的子過(guò)程，以完成相應(yīng)的子任務(wù)。在數(shù)字視頻處理系統(tǒng)中，F(xiàn)PGA所承擔(dān)的運(yùn)算大部分是加法，以

3、3變量相加的任務(wù)為例，傳統(tǒng)的設(shè)計(jì)方法是直接構(gòu)建一個(gè)3輸入的加法器，一次性計(jì)算出結(jié)果，而流水線設(shè)計(jì)方法則是先構(gòu)建兩個(gè)2輸入的加法器，再將這兩個(gè)加法器級(jí)聯(lián)形成一個(gè)2級(jí)流水線系統(tǒng)，經(jīng)過(guò)兩次計(jì)算得到最終結(jié)果，兩者的設(shè)計(jì)思想如圖1所示。流水線有兩大優(yōu)點(diǎn)：第一，采用流水線技術(shù)的系統(tǒng)可以工作在更高的時(shí)鐘頻率下。在實(shí)際的FPGA系統(tǒng)中，系統(tǒng)所能承受的最高時(shí)鐘頻率受限于系統(tǒng)中的組合邏輯模塊的最大延時(shí)。圖1中(a)系統(tǒng)的工作時(shí)鐘不能超過(guò)1/Ta(Ta為加法器A的延時(shí))，(b)系統(tǒng)的工作時(shí)鐘不能超過(guò)1/Tb。由于加法器B的結(jié)構(gòu)比加法器A簡(jiǎn)單，所以必然有TbTA，因此(B)系統(tǒng)可工作于更高的時(shí)鐘頻率下。對(duì)于一個(gè)實(shí)際系

4、統(tǒng)而言，只有在系統(tǒng)的各個(gè)子模塊均能工作在高速時(shí)鐘的情況下，系統(tǒng)才能工作在更高的時(shí)鐘頻率下。流水線方法的核心思想就是將原來(lái)的復(fù)雜、低速的大模塊拆分為多個(gè)簡(jiǎn)單、高速的小模塊，消除系統(tǒng)的時(shí)鐘瓶頸。第二，采用流水線技術(shù)的系統(tǒng)的執(zhí)行效率高于傳統(tǒng)系統(tǒng)。在實(shí)際運(yùn)行中，每個(gè)子過(guò)程在完成自己當(dāng)前處理任務(wù)后，可以立即開始處理下一個(gè)任務(wù)。在圖1中(B)系統(tǒng)的第級(jí)流水線在完成兩個(gè)數(shù)相加后，可以直接計(jì)算下一組數(shù)據(jù)的相加，不必等到第級(jí)流水線計(jì)算完畢。相比(A)系統(tǒng)而言，兩組數(shù)據(jù)的計(jì)算間隔時(shí)間縮短了一半以上，從而大幅提高了系統(tǒng)的執(zhí)行效率。2 基于流水線方法的色度空間轉(zhuǎn)換2.1 算法原理在數(shù)字視頻處理系統(tǒng)中，色度空間的轉(zhuǎn)換被

5、大量應(yīng)用，如RGB空間與YCbCr空間的相互轉(zhuǎn)換，RGB空間與HSI空間的相互轉(zhuǎn)換等，這類轉(zhuǎn)換所需的運(yùn)算量不大，但所要處理的視頻流的數(shù)據(jù)量很大，且對(duì)實(shí)時(shí)性要求較高，非常適合用流水線技術(shù)來(lái)實(shí)現(xiàn)。其中8bit YCbCr信號(hào)到RGB信號(hào)的轉(zhuǎn)換關(guān)系如式(1)所示。在FPGA中直接構(gòu)建加（減）法器很容易，但要構(gòu)建小數(shù)乘法器則較為復(fù)雜，通常的做法是變小數(shù)運(yùn)算為整數(shù)運(yùn)算，變乘除運(yùn)算為移位運(yùn)算?；谶@一思想，式(1)中YCbCr分量到G分量的轉(zhuǎn)換公式中的小數(shù)系數(shù)可用式(2)來(lái)代替。所以YCbCr分量到G分量的轉(zhuǎn)換關(guān)系就可以近似的寫為式(3)：在數(shù)字電路中，乘以2相當(dāng)于變量左移一位，除以2相當(dāng)于變量右移一位，

6、因此YCbCr分量到G分量轉(zhuǎn)換電路的原始硬件結(jié)構(gòu)框圖如圖2所示。圖2所示電路中最復(fù)雜的模塊為5變量加法器，設(shè)其最大處理延時(shí)為T1，則電路的最高輸入時(shí)鐘頻率不超過(guò)1/T1。2.2 流水線設(shè)計(jì)流水線技術(shù)的核心思想就是將低速的復(fù)雜模塊拆分為多個(gè)高速的簡(jiǎn)單模塊。圖2中的多變量加法器屬于復(fù)雜模塊，應(yīng)將其拆分為多個(gè)兩變量加法器的級(jí)聯(lián)，如圖3所示。在圖3中，YCbCr分量到G分量轉(zhuǎn)換任務(wù)由9個(gè)兩變量加法器組成的4級(jí)流水線來(lái)完成，輸入數(shù)據(jù)在時(shí)鐘的驅(qū)動(dòng)下依次經(jīng)過(guò)4級(jí)流水線的處理，即可得到所需的處理結(jié)果。圖3中每一級(jí)流水線所用到的加法器均為19位兩變量加法器，設(shè)其最大處理延時(shí)為T2，則電路的最高輸入時(shí)鐘頻率不超過(guò)

7、1/T2。在實(shí)際運(yùn)算過(guò)程中，前級(jí)流水線經(jīng)過(guò)T2延時(shí)后得出當(dāng)前輸入的計(jì)算結(jié)果并將其送入次級(jí)流水線后，可以直接對(duì)下一組輸入數(shù)據(jù)進(jìn)行計(jì)算，整個(gè)系統(tǒng)的工作流程可用表1來(lái)表示。由表1可見，在經(jīng)過(guò)最初的4T2延時(shí)后，每經(jīng)過(guò)一個(gè)T2時(shí)間，就會(huì)有一組處理后的結(jié)果輸出，這一指標(biāo)將大大優(yōu)于采用非流水線結(jié)構(gòu)的電路。2.3 仿真測(cè)試?yán)肁ltera公司的Quartus II平臺(tái)對(duì)圖2和圖3的設(shè)計(jì)方案進(jìn)行仿真測(cè)試，得到的結(jié)果如表2所示。由表2不難發(fā)現(xiàn)，應(yīng)用流水線技術(shù)后，系統(tǒng)所能承受的最大輸入時(shí)鐘頻率提高了1倍，系統(tǒng)的運(yùn)行速度和執(zhí)行效率均獲得大幅提升。在基于流水線技術(shù)的數(shù)字視頻系統(tǒng)中，由于各級(jí)流水線的結(jié)構(gòu)不盡相同，必須考

8、慮各級(jí)流水線的同步問(wèn)題。圖3中的兩個(gè)帶斜線的方塊的作用就是為了數(shù)據(jù)同步，在實(shí)際設(shè)計(jì)時(shí)可用寄存器來(lái)完成。另外，YCbCr分量到R分量、YCbCr分量到G分量、YCbCr分量到B分量的計(jì)算復(fù)雜度不盡相同，所需的流水線的級(jí)數(shù)也不一樣。在整個(gè)系統(tǒng)的搭建中，較短流水線的最終輸出應(yīng)加以延時(shí)以做到和較長(zhǎng)流水線的最終輸出同步。由于流水線設(shè)計(jì)是在以空間換時(shí)間，因此設(shè)計(jì)基于流水線結(jié)構(gòu)的電路所需的門電路要比傳統(tǒng)設(shè)計(jì)方法多，在器件選型時(shí)應(yīng)注意留出余量?；诹魉€的設(shè)計(jì)方法相對(duì)于傳統(tǒng)設(shè)計(jì)方法而言，可以在不顯著增加硬件開銷的前提下大幅提升系統(tǒng)的運(yùn)行速度和處理效率，對(duì)于設(shè)計(jì)高速數(shù)字視頻處理系統(tǒng)具有很大的實(shí)用價(jià)值。參考文獻(xiàn)1 Wang Y，Ostermann J，Ya-Qin Z著，侯正信，楊 喜，王文全譯.視頻處理與通信.北京：電子工業(yè)出版社，20032 Sjoho l S著，邊計(jì)年，薛宏熙譯.VHDL設(shè)計(jì)電子線路.北京：清華大學(xué)