完整版,VHDL期末考試題

1、1. 結(jié)構(gòu)體的三種描述方式：-行為描述-數(shù)據(jù)流描述-結(jié)構(gòu)化描述2. 一般將一個(gè)完整的 VHD L程序稱為設(shè)計(jì)實(shí)體3. VHDL設(shè)計(jì)實(shí)體的根本結(jié)構(gòu)由庫(kù)、程序包、實(shí)體、結(jié)構(gòu)體和配置組成.4. VHD L不區(qū)分大小寫.5. 常用的庫(kù)：library ieee,程序包：use ieee.std_logic_1164.all6. VHDL程序的根本結(jié)構(gòu)至少應(yīng)包括實(shí)體、結(jié)構(gòu)體和對(duì)庫(kù)的引用聲明.7. 在VHDL程序中使用的文字、數(shù)據(jù)對(duì)象、數(shù)據(jù)類型都需要事先聲明.8. VHDL的實(shí)體由實(shí)體聲明和結(jié)構(gòu)體組成.VHDL的實(shí)體聲明局部指定了設(shè)計(jì)單元的輸入出端口或引腳,它是設(shè)計(jì)實(shí)體對(duì)外的一個(gè)通信界面,是外界可以看到的

2、局部.VHDL的結(jié)構(gòu)體用來(lái)描述實(shí)體的邏輯結(jié)構(gòu)和邏輯功能,它由VHDL語(yǔ)句構(gòu)成,是外界看不到的局部.9. 端口方向模式：業(yè)輸入、OUT 輸出 構(gòu)造體內(nèi)部不能再使用 、INOUT雙向、BUFFER 緩沖 構(gòu)造體內(nèi)部可再使用10. VHDL的標(biāo)識(shí)符名必須以字母開(kāi)頭,后跟假設(shè)干字母、數(shù)字或單個(gè)下劃線構(gòu)成,但最后 不能為下劃線,不能連續(xù)兩個(gè)下劃線相連.11. 為信號(hào)賦初值的符號(hào)是:=;程序中,為變量賦值的符號(hào)是:=,為信號(hào)賦值的符12. VHDL的數(shù)據(jù)類型包括標(biāo)量類型、復(fù)合類型、存儲(chǔ)類型和文件類型請(qǐng)列出3個(gè)VHDL語(yǔ)言的數(shù)據(jù)類型,如實(shí)數(shù)、位等.位矢量、字符、布爾量、整數(shù),字 符串,時(shí)間,錯(cuò)誤等級(jí),自然數(shù)

3、,正整數(shù).13. VHDL的操作符包括邏輯、算術(shù)、關(guān)系和并置四類14. 可編程邏輯器件：CPLD FPGA GAL、PLA、PAL昂期CPLD度雜可編程邏輯器件:基于乘機(jī)項(xiàng)技術(shù)構(gòu)造的可編程邏輯器件,不需要配置外部程序存放芯片F(xiàn)PGA場(chǎng)可編程門陣列：基于查找表技術(shù)構(gòu)造的可編程邏輯器件,需要配置外部程序寄 存芯片15. VHDL客體或數(shù)據(jù)對(duì)象：常量、信號(hào)、變量可被屢次賦值、文件.16. 一個(gè)VHDL程序中可以使用多個(gè)講程process語(yǔ)句,一個(gè)設(shè)計(jì)實(shí)體可以擁有多個(gè)結(jié)構(gòu)體.17. VHDL的預(yù)算操作包括：邏輯運(yùn)算符、關(guān)系運(yùn)算符、乘法運(yùn)算符優(yōu)先級(jí)邏輯運(yùn)算符、關(guān)系運(yùn)算符、加減并置運(yùn)算符、正負(fù)運(yùn)算符、乘法

4、運(yùn)算符、18. VHDL中std_logic類型：'Z'表示高阻.X'表示不確定19. 將一個(gè)信 width 定義為一個(gè) 4 位標(biāo)準(zhǔn)邏輯向量為：signal width :std_logic_vector3 downto 0定義一個(gè)變量 a,數(shù)據(jù)類型為 4位位向量：variable a :bit_vector3 downto 020. 賦值語(yǔ)句是并行執(zhí)彳f,IF語(yǔ)句是串行執(zhí)行.21. 標(biāo)準(zhǔn)謬輯是一個(gè)具有九值謬輯的數(shù)據(jù)類型22. 表示0' '1'兩值邏輯的數(shù)據(jù)類型是bit,表示0' '1' 'Z'等九值邏輯的

5、數(shù)據(jù)類型是std_logic,表示空操作的數(shù)據(jù)類型是 NULL23. =是小于等于關(guān)系運(yùn)算符,又是賦值運(yùn)算操作符/=是不相等操作符.功能是在條件判斷是判斷操作符兩端不相等.NOT是邏輯運(yùn)算符,表示取反,在所有操作符中優(yōu)先級(jí)最高.30. 并置運(yùn)算符 &的功能是把多個(gè)位或位向量合并為一個(gè)位向量.24. 位類型的初始化采用字符,位矢量用字符25. 講程必須位干結(jié)構(gòu)體內(nèi)部.變量必須定義干講程內(nèi)部26. 進(jìn)程執(zhí)行的機(jī)制是敏感信號(hào)發(fā)牛跳變27. VHDL語(yǔ)言可以有以下 3種形式的子結(jié)構(gòu)描述語(yǔ)句：BLOCK語(yǔ)句結(jié)構(gòu);PROCES崩句結(jié) 構(gòu)和 SUBPROGRAM.29整型對(duì)象的范圍約束通常用rang

6、e關(guān)鍵詞,位矢量用downto/to關(guān)鍵詞.31. 判斷CLK信號(hào)上升沿到達(dá)的語(yǔ)句是if clk ' event and clk ='1' then .32. IF語(yǔ)句各條件間具有不同的優(yōu)先級(jí).33. 任何時(shí)序電路都以時(shí)鐘 為驅(qū)動(dòng)信號(hào),時(shí)序電路只是在時(shí)鐘信號(hào)的邊沿到來(lái)時(shí),其狀態(tài)才發(fā)生改變.34. Moore狀態(tài)機(jī)輸出只依賴于器件的當(dāng)前狀態(tài),與輸入信號(hào) 無(wú)關(guān).35. 、IF語(yǔ)句根據(jù)指定的條件來(lái)確定語(yǔ)句執(zhí)行順序,共有 3種類型：用于門閂限制的IF語(yǔ)句、用于二選一限制的IF語(yǔ)句、用于多項(xiàng)選擇擇限制的IF語(yǔ)句.簡(jiǎn)做題：1、簡(jiǎn)述信號(hào)與變量的區(qū)別.a. 信號(hào)延時(shí)賦值,變量立即賦值b

7、.信號(hào)的代入使用 <=,變量的代入使用：=;c.信號(hào)在實(shí)際的硬件當(dāng)中有對(duì)應(yīng)的連線,變量沒(méi)有2、簡(jiǎn)述可編程邏輯器件的優(yōu)點(diǎn).a.集成度高,可以替代多至幾千塊通用IC芯片.極大減小電路的面積,降低功耗,提升可靠性b.具有完善先進(jìn)的開(kāi)發(fā)工具.提供語(yǔ)言、圖形等設(shè)計(jì)方法,十分靈活.通過(guò)仿真工具來(lái) 驗(yàn)證設(shè)計(jì)的正確性 c.可以反復(fù)地擦除、編程,方便設(shè)計(jì)的修改和升級(jí) d.靈活地定義管腳功能,減輕設(shè)計(jì)工作量,縮短系統(tǒng)開(kāi)發(fā)時(shí)間f.保密性好3、試比較 moore狀態(tài)機(jī)與 mealy狀態(tài)機(jī)的異同.Moore輸出只是狀態(tài)機(jī)當(dāng)前狀態(tài)的函數(shù).Mealy輸出為有限狀態(tài)機(jī)當(dāng)前值和輸入值的函數(shù)3、簡(jiǎn)述VHD通言與計(jì)算機(jī)語(yǔ)言的

8、差異.a.運(yùn)行的根底.計(jì)算機(jī)語(yǔ)言是在 CP職RAM勾建的平臺(tái)上運(yùn)行.VHDL設(shè)計(jì)的結(jié)果是由具體的邏輯、觸發(fā)器組成的數(shù)字電路b.執(zhí)行方式.計(jì)算機(jī)語(yǔ)言根本上以串行的方式執(zhí)行.VHDL在總體上是以并行方式工作c.驗(yàn)證方式.計(jì)算機(jī)語(yǔ)言主要關(guān)注于變量值的變化.VHDL要實(shí)現(xiàn)嚴(yán)格的時(shí)序邏輯關(guān)系4、簡(jiǎn)述實(shí)體端口的模式輸入Input : clk、reset、en、addr 等輸出Output :輸出信號(hào),不能內(nèi)部引用雙向Inout :可代替所有其他模式,用于設(shè)計(jì)雙向總線緩沖Buffer :與Output類似,但允許該管腳名作為一些邏輯的輸入信號(hào)5、進(jìn)程語(yǔ)句是設(shè)計(jì)人員描述結(jié)構(gòu)體時(shí)使用最為頻繁的語(yǔ)句,簡(jiǎn)述其特點(diǎn).

9、a. 它可以與其它進(jìn)程并發(fā)執(zhí)行,并可存取結(jié)構(gòu)體或?qū)嶓w中所定義的信號(hào)；b. 進(jìn)程結(jié)構(gòu)中的所有語(yǔ)句都是按順序執(zhí)行的c. 為了啟動(dòng)進(jìn)程,在進(jìn)程結(jié)構(gòu)中必須包含一個(gè)顯式的敏感信號(hào)量表或者包含一個(gè)wait語(yǔ)句；d.進(jìn)程之間的通信是通過(guò)信號(hào)量的傳遞來(lái)實(shí)現(xiàn)的6、簡(jiǎn)述如何利用計(jì)數(shù)器精確限制時(shí)序.a. 只要知道晶振頻率f,即可知道周期 T= 1/f ;b. 使用一個(gè)計(jì)數(shù)器,可以通過(guò)計(jì)數(shù)值n,精確知道當(dāng)計(jì)數(shù)值為n時(shí)消耗的時(shí)間t = nT;上例中以n為限制條件,可以限制其它信號(hào)在某時(shí)刻變高,某時(shí)刻變低,從而產(chǎn)生精確時(shí)序編程題：1.3-8譯碼器0LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.

10、ALL;ENTITY decoder_3_to_8 ISPORT (a,b,c,g1,g2a,g2b:IN STD_LOGIC;y:OUT STD LOGIC VECTOR(7 DOWNTO 0);END decoder_3_to_8;ARCHITECTURE rtl OF decoder_3_to_8 ISSIGNAL indata:STD_LOGIC_VECTOR (2 DOWNTO 0);BEGINindata <= c & b & a;PROCESS (indata,g1,g2a,g2b)BEGINIF (g1 = '1' AND g2a = &#

11、39;0' AND g2b = '0') THENCASE indata ISWHEN "000"=> y <= "11111110"WHEN "001" => y <= "11111101"WHEN "010" => y <= "11111011"WHEN "011" => y <= "11110111"WHEN "100" => y &

12、lt;= "11101111"WHEN "101" => y <= "11011111"WHEN "110" => y <= "10111111"WHEN "111" => y <= "01111111"WHEN OTHERS=> y <= "XXXXXXXX"END CASE;ELSEy <= "11111111;END IF;END PROCESS;END rtl;3、

13、填寫完成一個(gè) 3-8線譯碼器的真值表(5分),并寫出其VHDL程序(10分).3-8譯碼器的真值表ena2a1a0y1000000000011001000000101010000001001011000010001100000100001101001000001110010000001111100000000xxx00000000entity tri_eight isport(a: in std_logic_vector (2 downto 0);en: in std_logic;y: out std_logic_vector (7 downto 0);end tri_eight;archit

14、ecture a of tri_eight issignal sel:std_logic_vector (3 downto 0);(4)beginsel(0) <= a(0); sel(1) <= a(1); sel(2) <= a(2); sel(3) <= en; (5) with sel selecty <= "00000001" when "1000,(10)"00000010" when "1001","00000100" when"1010",

15、"00001000" when"1011","00010000" when"1100","00100000" when"1101","01000000" when"1110","10000000" when"1111","00000000" whenothers;(9)end a;3、根據(jù)下表填寫完成一個(gè) 3-8線譯碼器的VHDL序16分.逸 適 輸 入二近制庠碼* Ell|

16、siebi &yCyl心Xx o1i11ii11XX01o0oo0filX 1X 0 a 0 u Q n 0廠XXQGO0XXXQQ |I1O a11 1XXX 卻1o1a1o1I1Q1111111 |11111o11111I11111 0111113I111 ) 011 I1111II1io11111LX1a1:t1】0LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY decoder_3_to_8 ISPORT (a,b,c,g1,g2a,g2b:IN STD_LOGIC;y:OUT STD LOGIC VECTOR(7 DOWNTO 0

17、);(2)END decoder_3_to_8;ARCHITECTURE rtl OF decoder_3_to_8 ISSIGNAL indata:STD_LOGIC_VECTOR (2 DOWNTO 0);(4)BEGINindata <= c & b & a;(6)PROCESS (indata,g1,g2a,g2b)BEGINIF (g1 = '1' AND g2a = '0' AND g2b = '0') THEN(8)CASE indata ISWHEN "000"=> y <=

18、"11111110"WHEN "001" => y <= "11111101"WHEN "010" => y <= "11111011"(10)WHEN "011" => y <= "11110111"WHEN "100" => y <= "11101111"WHEN "101" => y <= "11011111"W

19、HEN "110" => y <= "10111111"(12)WHEN "111" => y <= "01111111"WHEN OTHERS=> y <= "XXXXXXXX"END CASE;ELSEy <= "11111111;(14)END IF;END PROCESS;(16)END rtl;2. 二選一 VHDL程序Entity mux isport(d0,d1,sel:in bit;q:out BIT );end mux;arc

20、hitecture connect of MUX issignal tmp1, TMP2 ,tmp3:bit;begincale:blockbegintmp1<=d0 and sel;tmp2<=d1 and (not sel)tmp3<= tmp1 and tmp2;q <= tmp3;end block cale;end CONNECT;2.2二選一IF語(yǔ)句編寫Entity sel2 isPort (a,b : in std_logic;sel : in std_logic;q : out std_logic);End sel2;Architecture a of

21、sel2 isbeginif sel =' 0' then q <= a;else q <= b;end if;end a;3. 三態(tài)門電原理圖如右圖所示,真值表如左圖所示,請(qǐng)完成其VHDL程序構(gòu)造體局部.表7 - 5三態(tài)門吞值表Viktif限制旬人教蛔糊HlJifi-cn -dincnduuiX0z 一0J01L 1ILIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY tri_gate ISPORT(din,en:IN STD_LOGIC;dout : OUT STD_LOGIC);END tri_gate ;ARCHI

22、TECTURE zas OF tri_gate ISBEGINPROCESS (din,en)BEGINIF (en= 1') THEN dout <= din;ELSE dout <= Z'END IF;END PROCESS ;END zas ;4.四選一、用IF語(yǔ)句編寫一個(gè)四選一電路,要求輸入entity MUX4 ispoitls: in std logic vector(1 downto 0);d: in std logic vector(3 downto 0);d0d3, s為選擇端,輸出V.y: out std logicend MUX4;archit

23、ecture behave of MUX4 is beginprocess(s)beginif (s="00") theny<=d(0);elsif (s="01") theny<=d (1);elsif (s="10") theny<=d 2);elsif (s="11") theny<=d (3);elsenull;end if;end process;(4)(8)13end behave;5、填寫完成一個(gè) 8-3線編碼器的真值表5分,并寫出其VHDL程序10分.en8 -3線編碼器真值

24、表y0y1y21000000000001000000100011000001000101000010000111000100001001001000001011010000001101100000001110xxxxxxxx高阻態(tài)entity eight_tri isport(b:in std_logic_vector(7 downto 0);en:in std_logic;y:out std_logic_vector(2 downto 0);end eight_tri;(3)architecture a of eight_tri issignal sel: std_logic_vector(

25、8 downto 0);(4)beginsel<=en & b;y<=“ 000 when (sel=100000001)else“ 001 when (sel=100000010)else“010when (sel=100000100)else“011 when (sel=100001000)else“100when (sel=100010000)else“101when (sel=100100000)else“110when (sel=101000000)else“111when (sel=110000000)else(9)Zzz；(10)end a;6.圖中給出了 4

26、位逐位進(jìn)位全加器,請(qǐng)完成其VHDL程序.此題16分library IEEE;use IEEE.std_logic_1164.all; use IEEE.std_logic_arith.all;use IEEE.std_logic_unsigned.all;entity full_add isport (a,b:in std logic vector (3 downto 0);carr:inout std_logic_vector (4 downto 0);sum:out std_logic_vector (3 downto 0);end full_add;architecture full_a

27、dd_arch of full_add iscomponent adderport (a,b,c: instd_logic;carr:inoutstd_logic;sum:outstd_logic);end component;begincarr(0)<='0'u0:adderport map(a(0),b(0),carr(0),carr(1),sum(0);u1:adderport map(a(1),b(1),carr(1),carr(2),sum(1);u2:adderport map(a(2),b(2),carr(2),carr(3),sum(2);u3:adder

28、port map(a(3),b(3),carr(3),carr(4),sum(3);end full_add_arch;7. 數(shù)值比較器VHDL程序的進(jìn)程(不必寫整個(gè)結(jié)構(gòu)框架),要求使能信號(hào)g低電平時(shí)比較器 開(kāi)始工作,輸入信號(hào)p = q ,輸出equ為0',否那么為1'.(此題10分)process(p,q)beginif g='0' thenif p = q then equ_tmp <= '0'else equ_tmp <= '1'end if;else equ_tmp <= '1'end i

29、f;end process;8. 編寫一個(gè)2輸入與門的VHDLS序,請(qǐng)寫出庫(kù)、程序包、實(shí)體、構(gòu)造體相關(guān)語(yǔ)句,將端口定義為標(biāo)準(zhǔn)邏輯型數(shù)據(jù)結(jié)構(gòu)此題10分 &°yLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY nand2 ISPORT (a,b:IN STD_LOGIC;y:OUT STD_LOGIC);END nand2;ARCHITECTURE nand2_1 OF nand2 ISBEGINy <= a NAND b;END nand2_1;9設(shè)計(jì)異或門邏輯：(此題20分)如下異或門,填寫右邊的真值表.(此項(xiàng)5分)ABY0

30、00011101110其表達(dá)式可以表示為:這一關(guān)系圖示如下：_a試編寫完整的 VHDL代碼實(shí)現(xiàn)以上邏輯.可以采用任何描述法.library ieee;use ieee.std_logic_1164.all;entity yihuol isport(a,b :in std_logic;y :out std_logic);end yihuol;architecture yihuo1_behavior of yihuol isbeginy<=a xor b;end yihuo1_behavior;10. 4位加法計(jì)數(shù)器 VHDL程序的進(jìn)程不必寫整個(gè)結(jié)構(gòu)框架,要求復(fù)位信號(hào)reset低電平時(shí)計(jì)數(shù)器

31、清零,變高后,在上升沿開(kāi)始工作； 輸入時(shí)鐘信號(hào)為clk,輸出為q.此題10分 Processreset,clkbeginif reset ='0' then q <="0000"elsif clk ' event and clk ='1' then q <= q + 1;end if;end process;11、 根據(jù)已給出的二-十BC.進(jìn)制優(yōu)先權(quán)編碼器功能表,試寫出其VHDL程序.此題15 分-十BCD進(jìn)制優(yōu)先權(quán)編碼器功能表輸入輸出I1I2I3I4I5I6I7I8I9Y3Y2Y1Y01111111111111XXXXXXXX00110XXXXXXX010111XXXXXX0111000XXXXX01111001XXXX011111010XXX0111111011XX01111111100X0111111111010111111111110entity prior isport(d : in std_logic_vector(9 downto 1);q : out std_logic_vector(3 downto 0