半導體集成電路_10CMOS靜態(tài)門電路3-功耗精

1、半導體集成電路2016/V10:MOS靜態(tài)門電路的功耗201G/1/10內(nèi)容提要功耗的組成靜態(tài)功耗及減小措施舉例動態(tài)功耗及減小措施舉例 CMOS靜態(tài)門電路的小結(jié)2016/1/10CMOS反相器的功耗CMOS反相器的功耗V,功耗組成：1 靜態(tài)功耗2-動態(tài)功耗1靜態(tài)功耗PsT2016/1/10輸出輸入TTTT121柵極漏電流-5VoUt /pn=ArS漏極擴散結(jié)漏電流由越過溝道區(qū)的少數(shù)載流子擴 散電流引起的在輸入為0或1 (Vdd)時，兩個MOS管中總是一個截止 一個導通，因此沒有從Vdd到Vss的直流通路，也沒有電 流流入柵極，因此其靜態(tài)電流和功耗幾乎為0。2016/1/10對于深亞微米器件，存

2、在泄漏電流IleakageVdd 'leakageZ隨著特征尺寸的減小，泄漏電流功耗變得不可忽視，減小泄漏電流功耗是目前的研究熱點之一。VJ2016/1/10反向偏置二極管漏電流TtVTfP反向漏電NIdL X4Zs- 10 100 pA/pm-（25 °C0.25 pm CMOS 的每 9°C 翻一倍！亞閾值漏電流柵極(G)Vt降低，Gb增大源極(s。Id但Vt增加，速度減慢 漏極(D)O Vd由少數(shù)載流子的擴散引起，類 似橫向晶體楚_亠存在速度和功耗的折中考慮-0.1-0.1 之間亞閾值振幅系數(shù)降低待機功耗的方法舉例：MTCMOS(Multi-Threshold

3、-Voltage CMOS)技術(shù)正常工作時采用低閾值電壓，以減少CMOS電路的延遲時間待機時采用髙閾值電壓，以減少CMOS電路的泄漏電流保持速度性能的基礎(chǔ)上,大幅度降低功耗2016/1/102 動態(tài)功耗Pd1 短路電流功耗：在輸入從0 到1或者從1到0瞬變過程中， NMOS管和PMOS管都處于導通 狀態(tài)，此時存在一個窄的從Vdd 到Vss的電流脈沖，由此引起的功 耗叫短路電流功耗。2瞬態(tài)功耗；在電路開關(guān)動作 時，對輸出端負載電容進行放 電引起的功耗。Vdo).、(2)!.N鹽搟砲和/ P飽和N«止 n非飽 3和 A。P非飽II 和Zi I/ «/N非飽和P飽和P截止izVd

4、d02016/1/10V|L w通常(開關(guān)頻率較低 時)為動態(tài)功耗的主 藝亟部婦一詳|短路電流功耗 &ddVoutCVotI! i；I、 Vin假設(shè)殳變電流廠的波形為上角形，/缶可近似為:瞬態(tài)功耗動態(tài)（翻轉(zhuǎn)）的能和功耗：與驅(qū)動器件的電阻無關(guān)反相器的平 均轉(zhuǎn)換頻率為剛功耗需要減小q”"和r2016/1/10電路中通常用時鐘頻率f cl kPdyn= CiVDfclk開關(guān)活動因子elkru'LTLJjm-Lrouta =25%降低動態(tài)功耗的基本原則 降低電源電壓 E0 降低開關(guān)活動性叵0減少實際電容 盡量降低電路門數(shù)2016/1/10降低電源電壓舉例雙電源LSI設(shè)計技術(shù)F

5、F_BFF-A_/ 、S對于非關(guān)鍵路徑采用低電源電壓降低電源電壓舉例小振幅數(shù)據(jù)通路技術(shù)數(shù)據(jù)通路信號的振幅減低 在數(shù)據(jù)表現(xiàn)形式上下功夫，減少信號的遷移幾率在不變更系統(tǒng)結(jié)構(gòu)的基礎(chǔ)上，采用專用數(shù)據(jù)通路（L冷DS）, 以減少電路規(guī)模y低電壓差分信號2016/1/10降低開關(guān)活動性舉例減少毛刺和競爭冒險設(shè)計時，使各支路的延時盡可能平衡設(shè)計的綜合考慮CMOS反相器的總功耗Ptor- Pdyn + Pdp + 尸如=(C/peak “)幾亠十/DD Ileak功耗延時積（PDP）,或每操作的能量損耗：衡暈切換一個門所需 要的能PDP 二 Pavtp能*純時積（EDP）:同時考虎性能和能*的衡*EDP = PDP X O =加；=2016/1/10CMOS靜態(tài)邏輯門的小結(jié) MOS反相器的靜態(tài)特性邏輯門的輸入輸出電平邏輯門的噪聲容限邏輯門的邏輯閾值 MOS反相器的動態(tài)特性邏輯門的開關(guān)特性邏輯門的功耗CMOS靜態(tài)邏輯門的小結(jié)復合CMOS邏輯門的構(gòu)成 NMOS、PMOS互補: （并聯(lián)=串聯(lián)） NMOS今輸出為“0” PMOS9輸出為“1” 生