IC工藝及版圖設(shè)計(jì)LIB5

1、華僑大學(xué)電子工程系 IC 工藝及版圖設(shè)計(jì) 課程實(shí)驗(yàn)（五） 數(shù)字功能模塊版圖布局設(shè)計(jì) 華僑大學(xué)廈門專用集成電路系統(tǒng)重點(diǎn)實(shí)驗(yàn)室 -2010- IC 工藝及版圖設(shè)計(jì)課程實(shí)驗(yàn)五 數(shù)字功能模塊版圖布局設(shè)計(jì) 一、實(shí)驗(yàn)?zāi)康?1.掌握使用 Cadence Virtuoso XL 版圖編輯軟件進(jìn)行數(shù)字功能模塊版圖布局設(shè)計(jì) 2.掌握使用分層次版圖設(shè)計(jì)方法提高設(shè)計(jì)效率 3.掌握數(shù)字邏輯單元版圖布局 4.掌握 DiVA 進(jìn)行 LVS 版圖驗(yàn)證方法 二、實(shí)驗(yàn)軟件： Cadence IC 5141 Virtuoso XL 三、實(shí)驗(yàn)要求： 實(shí)驗(yàn)前請(qǐng)做好預(yù)習(xí)工作，實(shí)驗(yàn)后請(qǐng)做好練習(xí)，較熟練地使用 PDK 進(jìn)行版圖編輯，并掌握

2、DiVA 進(jìn)行 LVS 驗(yàn)證的方法，驗(yàn)證版圖設(shè)計(jì)的正確性。 IC 工藝及版圖設(shè)計(jì)課程實(shí)驗(yàn)四 教學(xué)任務(wù) 數(shù)字功能模塊電路版圖布局設(shè)計(jì) 專業(yè)能力： 教學(xué)目標(biāo) 1. 掌握使用分層次設(shè)計(jì)方法提高版圖布局設(shè)計(jì)效率 2. 掌握數(shù)字邏輯電路版圖布局 3. 掌握 DiVA 進(jìn)行 LVS 驗(yàn)證 教學(xué)內(nèi)容 重點(diǎn) 難點(diǎn) 1. Cadence Virtuoso 進(jìn)行數(shù)字邏輯單元版圖設(shè)計(jì) 2. DiVA 進(jìn)行 LVS 驗(yàn)證及 Debug 數(shù)字功能模塊電路版圖布局設(shè)計(jì)及 DiVA LVS 驗(yàn)證 數(shù)字功能模塊電路版圖布局設(shè)計(jì)及 DiVA LVS 驗(yàn)證 學(xué)時(shí) 2 華僑大學(xué)電子工程系（The Department of Ele

3、ctronic Engineering Huaqiao University）1 華僑大學(xué)廈門專用集成電路系統(tǒng)重點(diǎn)實(shí)驗(yàn)室 第一部分 實(shí)驗(yàn)演示部分 在上一次實(shí)驗(yàn)中我們已經(jīng)掌握了數(shù)字單元模塊電路的布局方法，在本次課程實(shí)驗(yàn)中我們 將依靠上次課程設(shè)計(jì)完成的單元模塊電路來構(gòu)成比較復(fù)雜的電路：64 分頻電路。通過完成這 個(gè)分頻電路的布局，掌握分層次版圖布局設(shè)計(jì)的方法。并且在該實(shí)驗(yàn)中通過 DiVA 的 LVS 驗(yàn) 證工具來驗(yàn)證版圖和原理圖的一致性。 在進(jìn)行本次實(shí)驗(yàn)前請(qǐng)確認(rèn)已經(jīng)掌握 DiVA DRC 和 DiVA Extract 的使用方法。 為了試驗(yàn)順利進(jìn)行請(qǐng)先在 Layout Editing 視窗中選擇

4、Options-Display查看顯示分辨 率是否是 0.1（或 0.05） 。 在本次實(shí)驗(yàn)中將通過上次實(shí)驗(yàn)的單元電路進(jìn)行帶置位功能的 D 觸發(fā)器的版圖布局，并通 過該 D 觸發(fā)器來構(gòu)成 64 分頻電路。 在本次實(shí)驗(yàn)中將進(jìn)行反相器、兩輸入與非門、兩輸入或非門的版圖設(shè)計(jì)。設(shè)計(jì)的單元版 圖將下次實(shí)驗(yàn)中作為構(gòu)成較復(fù)雜數(shù)字功能電路的組成單元。 1.1 64 位分頻電路構(gòu)成原理 分頻器在數(shù)字 IC 電路中比較常用的重復(fù)性較高的單元電路，在電路設(shè)計(jì)中我們可能將它用作計(jì)時(shí)電 路。比如在 2us 的時(shí)鐘信號(hào)中用 34 個(gè) DFF 來構(gòu)成 4.7 小時(shí)的計(jì)時(shí)器。 在我們的實(shí)驗(yàn)中我們將使用 6 個(gè) D 觸發(fā)器來構(gòu)

5、成 64 位分頻器。從 64 分頻器的原理圖我們可以看出電路結(jié)構(gòu)非常簡(jiǎn)單，布線也比較簡(jiǎn)潔。 整個(gè)電路的核心就是 D 觸發(fā)器的版圖設(shè)計(jì)，只要完成了 D 觸發(fā)器的版圖我們就可以輕松完成分頻器 的設(shè)計(jì)任務(wù)。D 觸發(fā)器的原理圖如下圖所示： 華僑大學(xué)電子工程系（The Department of Electronic Engineering Huaqiao University）2 華僑大學(xué)廈門專用集成電路系統(tǒng)重點(diǎn)實(shí)驗(yàn)室 如上圖所示，D 觸發(fā)器的電路結(jié)構(gòu)主要由三個(gè)標(biāo)準(zhǔn)單元構(gòu)成：傳輸門 TG、與非門 NAND2 和反相器 INV。 我們可以先通過完成 D 觸發(fā)器版圖的方法，逐層構(gòu)成 64 分頻電路的版圖。

6、 1.2 DFF 電路版圖布局 先打開 DFF 的原理圖，使用 Virtuoso XL 輔助完成版圖布局。 上節(jié)課已經(jīng)完成單元電路布局的同學(xué)打開 LAB5X 中的 DFF 的 Schematic 進(jìn)行布局，未完 成的同學(xué)請(qǐng)打開 LAB5X 中的 DFF1 的 Schematic 進(jìn)行版圖布局。 使用自己畫的單元進(jìn)行版圖布 局的同學(xué)，為了后續(xù)布局方便，請(qǐng)將單元版圖中的阱接觸和襯底接觸刪除。 第一步，復(fù)習(xí)上次課程中從原理圖導(dǎo)出版圖的方法，先從原理圖中導(dǎo)出基本版圖的單 元， 點(diǎn)擊 Virtuoso Schmatic 中的 Tools-Design Synthesis-Layout XL， 選擇生成新

7、的 Layout。 習(xí)慣：查看 Options 中的 Display 顯示分辨率是不是 0.05. 然后點(diǎn)擊 Design Gen From Source進(jìn)行版圖生成設(shè)置。設(shè)置窗口大體設(shè)置如下， 有不熟悉的同學(xué)請(qǐng)參照上次實(shí)驗(yàn)內(nèi)容。 華僑大學(xué)電子工程系（The Department of Electronic Engineering Huaqiao University）3 華僑大學(xué)廈門專用集成電路系統(tǒng)重點(diǎn)實(shí)驗(yàn)室 點(diǎn)擊 OK 就可以生成版圖。 華僑大學(xué)電子工程系（The Department of Electronic Engineering Huaqiao University）4 華僑大學(xué)廈

8、門專用集成電路系統(tǒng)重點(diǎn)實(shí)驗(yàn)室 實(shí)驗(yàn)會(huì)將上次完成的版圖調(diào)用進(jìn)來，布局完成版圖設(shè)計(jì)。 參考原理圖將版圖單元進(jìn)行整理， 大體按照線路流程完成大致排列， 排列時(shí)請(qǐng)注意將 PMOS 管放置在一側(cè)，NMOS 在一側(cè)。 對(duì)照原理圖完成連線，連線主要通過金屬 2 完成（A2） 。為了保證布通率，可以將 A2 只用于橫向布線，A1 進(jìn)行縱向布線，A1 和 A2 的連接通過 M1-M2 的通孔來實(shí)現(xiàn)。 布局完成后： 電源線和地線，請(qǐng)用 3um 的 A1 連接在一起，用 TB 層將所有 PMOS 的阱框在一起，所有 PMOS 共用一個(gè)阱。使用 NDIFF-M1 完成阱接觸，使用 PDIFF-M1 完成襯底接觸。 華

9、僑大學(xué)電子工程系（The Department of Electronic Engineering Huaqiao University）5 華僑大學(xué)廈門專用集成電路系統(tǒng)重點(diǎn)實(shí)驗(yàn)室 PIN 腳及標(biāo)注： 找到生成版圖時(shí)生成的 PIN，并把它們放置在相應(yīng)的 A1 金屬上。 為了方便后面版圖布局識(shí)別，最好把 PIN 的 Lab 打上，方便后續(xù)布局。 使用“l(fā)”快捷鍵，添加 Lab 的名稱，并且放在相應(yīng)的層上。 華僑大學(xué)電子工程系（The Department of Electronic Engineering Huaqiao University）6 華僑大學(xué)廈門專用集成電路系統(tǒng)重點(diǎn)實(shí)驗(yàn)室 選擇剛打

10、的 Lab 后，按 q 進(jìn)行屬性編輯，在 Layer 中選用對(duì)應(yīng)的層，A1 就使用 A1 的 nt, A2 就使用 A2 的 nt 層。 完成后使用 DiVA 進(jìn)行 DRC 驗(yàn)證，驗(yàn)證通過后使用 DiVA Extract 進(jìn)行參數(shù)提取，為 LVS 做準(zhǔn)備。 華僑大學(xué)電子工程系（The Department of Electronic Engineering Huaqiao University）7 華僑大學(xué)廈門專用集成電路系統(tǒng)重點(diǎn)實(shí)驗(yàn)室 1.3 DiVA LVS 驗(yàn)證 請(qǐng)將 divaLVS.rul 文件拷到 st02 文件夾下（divaLVS.rul 可以在 diva 文件夾下找到） LVS

11、準(zhǔn)備：請(qǐng)將用戶下面的隱藏文件.simrc 文件進(jìn)行覆蓋，不能拷貝者請(qǐng)將該文件打開， 找到以下項(xiàng)，并將文件修改成以下樣子。 華僑大學(xué)電子工程系（The Department of Electronic Engineering Huaqiao University）8 華僑大學(xué)廈門專用集成電路系統(tǒng)重點(diǎn)實(shí)驗(yàn)室 打開剛才從版圖提取的文件 extracted，點(diǎn)擊 Verify-LVS 華僑大學(xué)電子工程系（The Department of Electronic Engineering Huaqiao University）9 華僑大學(xué)廈門專用集成電路系統(tǒng)重點(diǎn)實(shí)驗(yàn)室 DiVA LVS 設(shè)置 點(diǎn)擊 Bro

12、wse 選擇進(jìn)行 LVS 的原理圖 Schematic 和版圖 extracted 點(diǎn)擊 run 進(jìn)行驗(yàn)證 華僑大學(xué)電子工程系（The Department of Electronic Engineering Huaqiao University）10 華僑大學(xué)廈門專用集成電路系統(tǒng)重點(diǎn)實(shí)驗(yàn)室 完成后會(huì)彈出對(duì)話框（內(nèi)容可能不一樣） 查錯(cuò)： 點(diǎn)擊 output,如果有錯(cuò)誤的話會(huì)出現(xiàn)錯(cuò)誤信息 華僑大學(xué)電子工程系（The Department of Electronic Engineering Huaqiao University）11 華僑大學(xué)廈門專用集成電路系統(tǒng)重點(diǎn)實(shí)驗(yàn)室 點(diǎn)擊 Error Dis

13、play，顯示錯(cuò)誤信息，如果選擇 Auto-Zoom 會(huì)自動(dòng)放大到錯(cuò)誤的位置。 在 Layout 中修改，重新提取、重新 LVS 直至沒有錯(cuò)誤。 1.4 64 分頻電路 先打開 FD64 的原理圖，使用 Virtuoso XL 輔助完成版圖布局。 上節(jié)課已經(jīng)完成單元電路布局的同學(xué)打開 LAB5X 中的 FD64 的 Schematic 進(jìn)行布局， 未完 成的同學(xué)請(qǐng)打開 LAB5X 中的 FD641 的 Schematic 進(jìn)行版圖布局。 使用已經(jīng)完成的 DFF 完成 FD64 的版圖設(shè)計(jì)。 華僑大學(xué)電子工程系（The Department of Electronic Engineering Huaqiao University）12 華僑大學(xué)廈門專用集成電路系統(tǒng)重點(diǎn)實(shí)驗(yàn)室 第二部分 實(shí)驗(yàn)操作部分 請(qǐng)使用 Virtuoso XL 完成 LAB5X 庫(kù)完成下面版圖布局設(shè)計(jì)： 已經(jīng)完成上節(jié)課標(biāo)準(zhǔn)單元電路設(shè)計(jì)的同學(xué) 完成 LAB5X 中 DFF 電路圖的版圖布局設(shè)計(jì)（下課前必須完成） 完成 LAB5X 中 FD64 電路版圖的布局設(shè)計(jì)（可以課后完成） 未完